JP3146561B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 38
- 238000004519 manufacturing process Methods 0.000 title description 20
- 238000000034 method Methods 0.000 title description 13
- 239000007789 gas Substances 0.000 claims description 45
- 239000007772 electrode material Substances 0.000 claims description 31
- 238000001020 plasma etching Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 13
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 6
- 229910001882 dioxygen Inorganic materials 0.000 claims description 6
- 229910052739 hydrogen Inorganic materials 0.000 claims description 6
- 239000001257 hydrogen Substances 0.000 claims description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 5
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 5
- 229910052799 carbon Inorganic materials 0.000 claims description 5
- 229910052731 fluorine Inorganic materials 0.000 claims description 5
- 239000011737 fluorine Substances 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 238000010586 diagram Methods 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 20
- 229920005591 polysilicon Polymers 0.000 description 20
- 229910052814 silicon oxide Inorganic materials 0.000 description 19
- 235000012431 wafers Nutrition 0.000 description 10
- 230000000052 comparative effect Effects 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- -1 CHF 3 Chemical compound 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005108 dry cleaning Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 125000001153 fluoro group Chemical group F* 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 150000002927 oxygen compounds Chemical class 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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Description
【０００１】
【産業上の利用分野】この発明は、半導体素子のゲート
電極材の側壁部に配置するサイドウォールの製造方法に
関するものである。
電極材の側壁部に配置するサイドウォールの製造方法に
関するものである。
【０００２】
【従来の技術】特開昭６３−３０８３８７号公報には、
微細化のために反応性イオンエッチングにて絶縁膜の側
壁部にサイドウォールを形成して、絶縁層及サイドウォ
ールをマスクとして自己整合によって伝導路を形成する
技術が開示されている。又、特開平２−８６１３６号公
報には、１μｍ前後のサイドウォールを得るのに絶縁膜
膜厚を２〜３μｍにし、ポリシリコンゲート電極材の側
壁角度を８０〜９０°に制御し、さらにオーバーエッチ
量を極力おさえるようにしている。
微細化のために反応性イオンエッチングにて絶縁膜の側
壁部にサイドウォールを形成して、絶縁層及サイドウォ
ールをマスクとして自己整合によって伝導路を形成する
技術が開示されている。又、特開平２−８６１３６号公
報には、１μｍ前後のサイドウォールを得るのに絶縁膜
膜厚を２〜３μｍにし、ポリシリコンゲート電極材の側
壁角度を８０〜９０°に制御し、さらにオーバーエッチ
量を極力おさえるようにしている。
【０００３】
【発明が解決しようとする課題】しかし、特開平２−８
６１３６号公報に示された方法では、サイドウォール加
工するための絶縁膜膜厚が２〜３μｍと大変厚い。さら
に、側壁角度を８０〜９０°に制御するプロセスを含ん
でおり、プロセスに制約がある。又、サイドウォール形
成用絶縁膜が大変厚いためオーバーエッチ時間も多くな
りエッチングしたくない場所のエッチングを最小限にす
ることも非常に困難である。このような理由により、実
用化に乏しいものである。
６１３６号公報に示された方法では、サイドウォール加
工するための絶縁膜膜厚が２〜３μｍと大変厚い。さら
に、側壁角度を８０〜９０°に制御するプロセスを含ん
でおり、プロセスに制約がある。又、サイドウォール形
成用絶縁膜が大変厚いためオーバーエッチ時間も多くな
りエッチングしたくない場所のエッチングを最小限にす
ることも非常に困難である。このような理由により、実
用化に乏しいものである。
【０００４】この発明の目的は、新規な方法にてゲート
電極部の側壁に形成した絶縁膜よりなるサイドウォール
の広がりを大きくできる半導体装置の製造方法を提供す
ることにある。
電極部の側壁に形成した絶縁膜よりなるサイドウォール
の広がりを大きくできる半導体装置の製造方法を提供す
ることにある。
【０００５】
【課題を解決するための手段】第１の発明は、半導体基
板上の所定領域に絶縁膜を介してゲート電極材を形成す
る第１工程と、前記ゲート電極材上を含む半導体基板上
に所定厚さの絶縁膜を形成する第２工程と、マグネトロ
ン型反応性イオンエッチング装置を用いて前記半導体基
板に対し高周波電力を印加すると共に、ＣＦ系ガスとＨ
2ガスとの混合ガス、又は炭素に水素及びフッ素を結合
したガス、及びＮ2ガス又はＨｅガス、及び酸素ガス又
は酸素を含んだ化合物ガスを流しながら前記絶縁膜をエ
ッチングし、前記ゲート電極材の側壁部に残す絶縁膜の
広がりを大きくするようにした第３工程とを備えた半導
体装置の製造方法をその要旨する。
板上の所定領域に絶縁膜を介してゲート電極材を形成す
る第１工程と、前記ゲート電極材上を含む半導体基板上
に所定厚さの絶縁膜を形成する第２工程と、マグネトロ
ン型反応性イオンエッチング装置を用いて前記半導体基
板に対し高周波電力を印加すると共に、ＣＦ系ガスとＨ
2ガスとの混合ガス、又は炭素に水素及びフッ素を結合
したガス、及びＮ2ガス又はＨｅガス、及び酸素ガス又
は酸素を含んだ化合物ガスを流しながら前記絶縁膜をエ
ッチングし、前記ゲート電極材の側壁部に残す絶縁膜の
広がりを大きくするようにした第３工程とを備えた半導
体装置の製造方法をその要旨する。
【０００６】
【０００７】
【作用】第１の発明は、第１工程により半導体基板上の
所定領域に絶縁膜を介してゲート電極材が形成され、第
２工程によりゲート電極材上を含む半導体基板上に所定
厚さの絶縁膜が形成され、第３工程によりマグネトロン
型反応性イオンエッチング装置を用いて前記半導体基板
に対し高周波電力を印加すると共に、ＣＦ系ガスとＨ2
ガスとの混合ガス、又は炭素に水素及びフッ素を結合し
たガス（例えば、ＣＨＦ3等）、及びＮ2ガス又はＨｅガ
ス、及び酸素ガス又は酸素を含んだ化合物ガスを流しな
がら、絶縁膜がエッチングされてゲート電極材の側壁部
にのみ絶縁膜が残される。
所定領域に絶縁膜を介してゲート電極材が形成され、第
２工程によりゲート電極材上を含む半導体基板上に所定
厚さの絶縁膜が形成され、第３工程によりマグネトロン
型反応性イオンエッチング装置を用いて前記半導体基板
に対し高周波電力を印加すると共に、ＣＦ系ガスとＨ2
ガスとの混合ガス、又は炭素に水素及びフッ素を結合し
たガス（例えば、ＣＨＦ3等）、及びＮ2ガス又はＨｅガ
ス、及び酸素ガス又は酸素を含んだ化合物ガスを流しな
がら、絶縁膜がエッチングされてゲート電極材の側壁部
にのみ絶縁膜が残される。
【０００８】このとき、図２４のようにゲート電極材３
４の上の絶縁膜３５をエッチングする際に、マグネトロ
ン放電によってプラズマ中に化１に示すフッ化炭素（Ｃ
Ｆ2 * ；ただし、＊印はラジカルを表す）が容易に生成
されてＣx Ｆy なる組成のポリマーが効率的に発生す
る。又、Ｎ2 ガス又はＨｅガスの添加によりポリマーの
生成が安定化する。その結果、ポリマーの堆積とエッチ
ングの競争反応でエッチング方向（図２４でθで示す）
が決まりサイドウォール３６の寸法Ｗが決定されるが、
マグネトロン放電とＮ2 ガス又はＨｅガスの添加により
化１の反応が促進され、エッチング角度θが小さくなり
ゲート電極部の高さＨに対するサイドウォール３６の広
がりＷが大きくなる。
４の上の絶縁膜３５をエッチングする際に、マグネトロ
ン放電によってプラズマ中に化１に示すフッ化炭素（Ｃ
Ｆ2 * ；ただし、＊印はラジカルを表す）が容易に生成
されてＣx Ｆy なる組成のポリマーが効率的に発生す
る。又、Ｎ2 ガス又はＨｅガスの添加によりポリマーの
生成が安定化する。その結果、ポリマーの堆積とエッチ
ングの競争反応でエッチング方向（図２４でθで示す）
が決まりサイドウォール３６の寸法Ｗが決定されるが、
マグネトロン放電とＮ2 ガス又はＨｅガスの添加により
化１の反応が促進され、エッチング角度θが小さくなり
ゲート電極部の高さＨに対するサイドウォール３６の広
がりＷが大きくなる。
【０００９】
【化１】
【００１０】又、上記化１でのＣＦ2 *が、化２に示すよ
うに酸素ガス、又は酸素を含んだ化合物ガスと反応しＣ
ＯＦ2 *となり、マグネトロン型反応性イオンエッチング
装置の電極に悪影響を及ぼすことが防止される。
うに酸素ガス、又は酸素を含んだ化合物ガスと反応しＣ
ＯＦ2 *となり、マグネトロン型反応性イオンエッチング
装置の電極に悪影響を及ぼすことが防止される。
【００１１】
【化２】ＣＦ2 * ＋1/2 Ｏ2 →ＣＯＦ2 *
【００１２】
【実施例】この発明を具体化した一実施例を図面に従っ
て説明する。図１には、本実施例のＮチャンネルの縦型
ＤＭＯＳトランジスタ部Ｚ１を有する半導体装置を示
し、同図においてはＤＭＯＳトランジスタ部Ｚ１の他に
フィールドプレート部Ｚ２と外周部（ＥＱＲ部）Ｚ３を
示す。又、図２〜図１５にはその製造工程を示す。
て説明する。図１には、本実施例のＮチャンネルの縦型
ＤＭＯＳトランジスタ部Ｚ１を有する半導体装置を示
し、同図においてはＤＭＯＳトランジスタ部Ｚ１の他に
フィールドプレート部Ｚ２と外周部（ＥＱＲ部）Ｚ３を
示す。又、図２〜図１５にはその製造工程を示す。
【００１３】図２に示すように、Ｎ+ シリコン基板１を
用意し、その上にＮ- エピタキシャル層２を形成する。
その後、Ｎ- エピタキシャル層２上にシリコン酸化膜３
を３０００〜５０００Å程度形成する。
用意し、その上にＮ- エピタキシャル層２を形成する。
その後、Ｎ- エピタキシャル層２上にシリコン酸化膜３
を３０００〜５０００Å程度形成する。
【００１４】そして、図３に示すように、深いＰ- ウェ
ル形成のためにレジスト４を用いてシリコン酸化膜３の
ホトエッチを行う。その後、図４に示すように、ボロン
を３×１０13cm-2dose，６０ｋｅＶ程度イオン注入し、
ドライブイン（１１７０℃、４〜６時間、Ｎ2 ）を行
い、深いＰ- ウェル層５を形成する。
ル形成のためにレジスト４を用いてシリコン酸化膜３の
ホトエッチを行う。その後、図４に示すように、ボロン
を３×１０13cm-2dose，６０ｋｅＶ程度イオン注入し、
ドライブイン（１１７０℃、４〜６時間、Ｎ2 ）を行
い、深いＰ- ウェル層５を形成する。
【００１５】次に、図５に示すように、シリコン酸化膜
３を除去した後に、エピタキシャル層２の表面にパッド
酸化膜６を３００〜５００Å程度デポするとともに、そ
の上にシリコン窒化膜（Ｓｉ3 Ｎ4 膜）７を１０００〜
２０００Å程度デポし、レジスト８を用いてホトエッチ
によりシリコン窒化膜７をパターニングする。その後、
図６に示すように、ＬＯＣＯＳ酸化を行いフィールド酸
化膜９を９０００〜１００００Å程度形成する。その後
に、シリコン窒化膜７をホットリン酸により除去し、さ
らに、パッド酸化膜６をＨＦ等により全面エッチして除
去する。引き続き、ゲート酸化膜１０を３００〜１００
０Å程度形成する。
３を除去した後に、エピタキシャル層２の表面にパッド
酸化膜６を３００〜５００Å程度デポするとともに、そ
の上にシリコン窒化膜（Ｓｉ3 Ｎ4 膜）７を１０００〜
２０００Å程度デポし、レジスト８を用いてホトエッチ
によりシリコン窒化膜７をパターニングする。その後、
図６に示すように、ＬＯＣＯＳ酸化を行いフィールド酸
化膜９を９０００〜１００００Å程度形成する。その後
に、シリコン窒化膜７をホットリン酸により除去し、さ
らに、パッド酸化膜６をＨＦ等により全面エッチして除
去する。引き続き、ゲート酸化膜１０を３００〜１００
０Å程度形成する。
【００１６】次に、図７に示すように、全面にポリシリ
コン膜（１１）を５０００〜１００００Å程度デポし、
リン拡散を行い同ポリシリコン膜（１１）をリンドープ
ポリシリコン膜１１にする。そして、そのリンドープポ
リシリコン膜１１の上面にポリシリコン酸化膜１２を５
００〜１５００Å程度形成し、さらにその上にＣＶＤに
よるシリコン酸化膜１３を１μｍ程度形成する。
コン膜（１１）を５０００〜１００００Å程度デポし、
リン拡散を行い同ポリシリコン膜（１１）をリンドープ
ポリシリコン膜１１にする。そして、そのリンドープポ
リシリコン膜１１の上面にポリシリコン酸化膜１２を５
００〜１５００Å程度形成し、さらにその上にＣＶＤに
よるシリコン酸化膜１３を１μｍ程度形成する。
【００１７】その後、図８に示すように、レジスト１４
を用いたホトエッチによりリンドープポリシリコン膜１
１とポリシリコン酸化膜１２とシリコン酸化膜１３とを
パターニングする。その結果、図９に示すように、トラ
ンジスタ形成領域におけるエピタキシャル層２の上にゲ
ート酸化膜１０を介してリンドープポリシリコンゲート
電極材（以下、単にポリシリコンゲート電極材という）
１１ａが配置されることとなる。
を用いたホトエッチによりリンドープポリシリコン膜１
１とポリシリコン酸化膜１２とシリコン酸化膜１３とを
パターニングする。その結果、図９に示すように、トラ
ンジスタ形成領域におけるエピタキシャル層２の上にゲ
ート酸化膜１０を介してリンドープポリシリコンゲート
電極材（以下、単にポリシリコンゲート電極材という）
１１ａが配置されることとなる。
【００１８】次に、全面にステップカバーの良好なＴＥ
ＯＳのＣＶＤシリコン酸化膜１５を１μｍ程度形成す
る。そして、図１０に示すように、ＣＶＤシリコン酸化
膜１５をエッチバックしてリンドープポリシリコン膜１
１（ポリシリコンゲート電極材１１ａを含む）の側面に
ＣＶＤシリコン酸化膜１５によるサイドウォール１６を
形成する。
ＯＳのＣＶＤシリコン酸化膜１５を１μｍ程度形成す
る。そして、図１０に示すように、ＣＶＤシリコン酸化
膜１５をエッチバックしてリンドープポリシリコン膜１
１（ポリシリコンゲート電極材１１ａを含む）の側面に
ＣＶＤシリコン酸化膜１５によるサイドウォール１６を
形成する。
【００１９】このサイドウォール１６の形成の際に、マ
グネトロン型反応性イオンエッチング装置（徳田製作所
製ＨｉＲＲＩＥ II ）が用いられる。つまり、図１６に
示すように、チャンバ２９内には上下に電極３０及び３
１が対向配置されている。上側電極３１はアースされる
とともに、下側電極３０には高周波電源３２から例えば
５００〜１０００Ｗの高周波電力が印加できるようにな
っている。さらに、チャンバ２９の下側には電磁マグネ
ット３３が設置され、約８００ガウスの磁場が設定でき
るようになっている。
グネトロン型反応性イオンエッチング装置（徳田製作所
製ＨｉＲＲＩＥ II ）が用いられる。つまり、図１６に
示すように、チャンバ２９内には上下に電極３０及び３
１が対向配置されている。上側電極３１はアースされる
とともに、下側電極３０には高周波電源３２から例えば
５００〜１０００Ｗの高周波電力が印加できるようにな
っている。さらに、チャンバ２９の下側には電磁マグネ
ット３３が設置され、約８００ガウスの磁場が設定でき
るようになっている。
【００２０】そして、このマグネトロン型反応性イオン
エッチング装置の下側電極３０上に図９の半導体基板を
配置する。この状態で、ＣＶＤシリコン酸化膜１５（サ
イドウォール形成用絶縁膜）を、例えばエッチング圧力
を６〜２０Ｐａにし、反応ガスとしてＣＨＦ3 を流量３
０〜７０（cc／min）で流し、かつ、Ｎ2 ガスを流量１
０〜５０（cc／min）で流しながら、エッチングを行い
サイドウォール１６を形成する。
エッチング装置の下側電極３０上に図９の半導体基板を
配置する。この状態で、ＣＶＤシリコン酸化膜１５（サ
イドウォール形成用絶縁膜）を、例えばエッチング圧力
を６〜２０Ｐａにし、反応ガスとしてＣＨＦ3 を流量３
０〜７０（cc／min）で流し、かつ、Ｎ2 ガスを流量１
０〜５０（cc／min）で流しながら、エッチングを行い
サイドウォール１６を形成する。
【００２１】次に、図１１に示すように、ボロンを６×
１０13〜９×１０13cm-2dose，４０ｋｅＶで全面（マス
クレス）にイオン注入を行い、さらに、ドライブインを
１１７０℃、６０分程度行いＰ- チャンネル領域１７を
形成する。その後、図１２に示すように、ホトでパター
ニングをしたマスク１８を用いて、リンを５×１０15cm
-2dode、１３ｋｅＶでイオン注入を行いＮ+ インプラ領
域１９を形成する。
１０13〜９×１０13cm-2dose，４０ｋｅＶで全面（マス
クレス）にイオン注入を行い、さらに、ドライブインを
１１７０℃、６０分程度行いＰ- チャンネル領域１７を
形成する。その後、図１２に示すように、ホトでパター
ニングをしたマスク１８を用いて、リンを５×１０15cm
-2dode、１３ｋｅＶでイオン注入を行いＮ+ インプラ領
域１９を形成する。
【００２２】そして、図１３に示すように、ＤＭＯＳト
ランジスタ部Ｚ１でのＰ- チャンネル領域１７とのボデ
ィコンタクト、及び、フィールドプレート部Ｚ２でのコ
ンタクト形成のために、ボロンを６×１０14cm-2dose、
６０ｋｅＶ程度で全面イオン注入行い、Ｐ+ インプラ領
域２０を形成する。
ランジスタ部Ｚ１でのＰ- チャンネル領域１７とのボデ
ィコンタクト、及び、フィールドプレート部Ｚ２でのコ
ンタクト形成のために、ボロンを６×１０14cm-2dose、
６０ｋｅＶ程度で全面イオン注入行い、Ｐ+ インプラ領
域２０を形成する。
【００２３】次に、図１４に示すように、Ｎ2 で熱処理
を行いＮ+ ソース領域２１及びＰ+ コンタクト領域２２
を形成する。この時、例えば、１０００℃〜１０５０℃
で１時間程度行うと、Ｎ+ ソース領域２１及びＰ+ コン
タクト領域２２の深さは０．７〜１．２μｍ程度にな
る。又、Ｎ+ ソース領域２１は、ボロンも同時にイオン
注入されているが、リンの方がボロンに比べて１０倍程
度多くなっており、このドーズ量ではＮ+ ソース領域２
１でのボロンの影響はない。
を行いＮ+ ソース領域２１及びＰ+ コンタクト領域２２
を形成する。この時、例えば、１０００℃〜１０５０℃
で１時間程度行うと、Ｎ+ ソース領域２１及びＰ+ コン
タクト領域２２の深さは０．７〜１．２μｍ程度にな
る。又、Ｎ+ ソース領域２１は、ボロンも同時にイオン
注入されているが、リンの方がボロンに比べて１０倍程
度多くなっており、このドーズ量ではＮ+ ソース領域２
１でのボロンの影響はない。
【００２４】次に、全面にＢＰＳＧ膜２３を配置すると
ともに、レジスト２４を用いたホトエッチ（ウェットあ
るいはドライエッチ）によりＢＰＳＧ膜２３の所定領域
を除去しＤＭＯＳトランジスタ部Ｚ１のコンタクト及び
フィールドプレート部Ｚ２のコンタクト部の穴あけを行
う。
ともに、レジスト２４を用いたホトエッチ（ウェットあ
るいはドライエッチ）によりＢＰＳＧ膜２３の所定領域
を除去しＤＭＯＳトランジスタ部Ｚ１のコンタクト及び
フィールドプレート部Ｚ２のコンタクト部の穴あけを行
う。
【００２５】引き続き、図１５に示すように、リンドー
プポリシリコン膜１１とのコンタクトのためにレジスト
２５を用いたホトエッチを行う。この時、同時に外周部
（ＥＱＲ部）Ｚ３も穴あけを行う。
プポリシリコン膜１１とのコンタクトのためにレジスト
２５を用いたホトエッチを行う。この時、同時に外周部
（ＥＱＲ部）Ｚ３も穴あけを行う。
【００２６】次に、図１５において、外周部（ＥＱＲ
部）Ｚ３のＮ+ コンタクト形成のためのリンのイオン注
入をＮ+ ソース領域２１の形成と同条件で行い、さら
に、アニールを行い図１に示すＮ+ 層２６を形成する。
その後、アルミ電極２７、パッシベーション膜（図示
略）、裏面のドレイン電極２８を形成する。
部）Ｚ３のＮ+ コンタクト形成のためのリンのイオン注
入をＮ+ ソース領域２１の形成と同条件で行い、さら
に、アニールを行い図１に示すＮ+ 層２６を形成する。
その後、アルミ電極２７、パッシベーション膜（図示
略）、裏面のドレイン電極２８を形成する。
【００２７】このようにして、縦型ＤＭＯＳパワートラ
ンジスタを集積化した半導体装置が完成する。このよう
に製造された半導体装置においては、エピタキシャル層
２上に絶縁膜としてのゲート酸化膜１０を介して所定の
幅を有するポリシリコンゲート電極材１１ａが配置さ
れ、その電極材１１ａの両側面に所定の幅を有する絶縁
性のサイドウォール１６が形成され、Ｐ- チャンネル領
域１７が電極材１１ａとサイドウォール１６とをマスク
としたボロンのイオン注入にてエピタキシャル層２にお
けるポリシリコンゲート電極材１１ａの下方にわたり形
成され、さらに、Ｎ+ ソース領域２１が電極材１１ａと
サイドウォール１６とをマスクとしたリンのイオン注入
にてＰ- チャンネル領域１７内において当該領域１７よ
り浅く、かつ狭い範囲に、ポリシリコンゲート電極材１
１ａの下方にわたり形成されることとなる。
ンジスタを集積化した半導体装置が完成する。このよう
に製造された半導体装置においては、エピタキシャル層
２上に絶縁膜としてのゲート酸化膜１０を介して所定の
幅を有するポリシリコンゲート電極材１１ａが配置さ
れ、その電極材１１ａの両側面に所定の幅を有する絶縁
性のサイドウォール１６が形成され、Ｐ- チャンネル領
域１７が電極材１１ａとサイドウォール１６とをマスク
としたボロンのイオン注入にてエピタキシャル層２にお
けるポリシリコンゲート電極材１１ａの下方にわたり形
成され、さらに、Ｎ+ ソース領域２１が電極材１１ａと
サイドウォール１６とをマスクとしたリンのイオン注入
にてＰ- チャンネル領域１７内において当該領域１７よ
り浅く、かつ狭い範囲に、ポリシリコンゲート電極材１
１ａの下方にわたり形成されることとなる。
【００２８】尚、本半導体装置を微細化設計する際の設
計思想については、本願出願人による特願平２−２６４
７０１号に記載されているので、ここでは省略する。次
に、マグネトロン型反応性イオンエッチング装置を用い
てＣＨＦ3 ガス及びＮ2 ガスを流しながらエッチングし
てサイドウォール１６を形成するときのプロセスについ
てより詳細に説明する。
計思想については、本願出願人による特願平２−２６４
７０１号に記載されているので、ここでは省略する。次
に、マグネトロン型反応性イオンエッチング装置を用い
てＣＨＦ3 ガス及びＮ2 ガスを流しながらエッチングし
てサイドウォール１６を形成するときのプロセスについ
てより詳細に説明する。
【００２９】通常、サイドウォール１６の寸法Ｗは図１
７に示すようにゲート電極材１１ａの上面端部での水平
方向の絶縁膜（ＣＶＤシリコン酸化膜１５）の幅ａと、
エッチング時の異方度（縦方向と横方向のエッチング速
度比）により決定される。そして、マグネトロン放電に
よってプラズマ中に前記化１に示すＣＦ2 等のフッ化炭
素が容易に生成され、このためＣx Ｆy（ただし、ｘ，
ｙはＣとＦの比を示す）なる組成のポリマーが効率的に
発生するようになる。又、Ｎ2 を添加することによりこ
のポリマーの生成を安定的かつ適切な量にコントロール
することが容易となり、サイドウォール寸法Ｗが図１７
のａの寸法と異方度だけでは決まらずポリマーの堆積と
エッチングの競争反応で決定されるようになる。そし
て、マグネトロン放電とＮ2 ガスの添加により化１の反
応が促進され、エッチング角度θが小さくなり、ゲート
電極部の側壁に形成するサイドウォール１６の広がりＷ
が大きくなる。
７に示すようにゲート電極材１１ａの上面端部での水平
方向の絶縁膜（ＣＶＤシリコン酸化膜１５）の幅ａと、
エッチング時の異方度（縦方向と横方向のエッチング速
度比）により決定される。そして、マグネトロン放電に
よってプラズマ中に前記化１に示すＣＦ2 等のフッ化炭
素が容易に生成され、このためＣx Ｆy（ただし、ｘ，
ｙはＣとＦの比を示す）なる組成のポリマーが効率的に
発生するようになる。又、Ｎ2 を添加することによりこ
のポリマーの生成を安定的かつ適切な量にコントロール
することが容易となり、サイドウォール寸法Ｗが図１７
のａの寸法と異方度だけでは決まらずポリマーの堆積と
エッチングの競争反応で決定されるようになる。そし
て、マグネトロン放電とＮ2 ガスの添加により化１の反
応が促進され、エッチング角度θが小さくなり、ゲート
電極部の側壁に形成するサイドウォール１６の広がりＷ
が大きくなる。
【００３０】図１８には絶縁膜（ＣＶＤシリコン酸化膜
１５）の膜厚に対するサイドウォールの寸法Ｗの測定結
果を示す。又、その時の条件を表１に示す。尚、図１８
に示す従来方法は、ナローギャップ装置；東京エレクト
ロンＴＥＬ５８０を使用してエッチングしたものであ
る。
１５）の膜厚に対するサイドウォールの寸法Ｗの測定結
果を示す。又、その時の条件を表１に示す。尚、図１８
に示す従来方法は、ナローギャップ装置；東京エレクト
ロンＴＥＬ５８０を使用してエッチングしたものであ
る。
【００３１】
【表１】
【００３２】その結果、サイドウォール１６の寸法Ｗを
０．７μｍとするには、従来法ではシリコン酸化膜１５
の膜厚（サイドウォール形成用絶縁膜）を１．８μｍに
する必要があったが、本実施例では１．１μｍでよい。
０．７μｍとするには、従来法ではシリコン酸化膜１５
の膜厚（サイドウォール形成用絶縁膜）を１．８μｍに
する必要があったが、本実施例では１．１μｍでよい。
【００３３】このように本実施例では、Ｎ- エピタキシ
ャル層２（半導体基板）上の所定領域にゲート酸化膜１
０（絶縁膜）を介してポリシリコンゲート電極材１１ａ
を形成し（第１工程）、ポリシリコンゲート電極材１１
ａ上を含むＮ- エピタキシャル層２上に所定厚さのＣＶ
Ｄシリコン酸化膜１５（絶縁膜）を形成し（第２工
程）、マグネトロン型反応性イオンエッチング装置を用
いて、炭素に水素及びフッ素を結合したＣＨＦ3 ガス、
及びＮ2 ガスを流しながら、ＣＶＤシリコン酸化膜１５
をエッチングしてポリシリコンゲート電極材１１ａの側
壁部にのみＣＶＤシリコン酸化膜１５を残すようにした
（第３工程）。
ャル層２（半導体基板）上の所定領域にゲート酸化膜１
０（絶縁膜）を介してポリシリコンゲート電極材１１ａ
を形成し（第１工程）、ポリシリコンゲート電極材１１
ａ上を含むＮ- エピタキシャル層２上に所定厚さのＣＶ
Ｄシリコン酸化膜１５（絶縁膜）を形成し（第２工
程）、マグネトロン型反応性イオンエッチング装置を用
いて、炭素に水素及びフッ素を結合したＣＨＦ3 ガス、
及びＮ2 ガスを流しながら、ＣＶＤシリコン酸化膜１５
をエッチングしてポリシリコンゲート電極材１１ａの側
壁部にのみＣＶＤシリコン酸化膜１５を残すようにした
（第３工程）。
【００３４】その結果、ゲート電極部の側壁に形成した
ＣＶＤシリコン酸化膜１５よりなるサイドウォール１６
の広がりを大きくできる。従って、同じサイドウォール
１６の寸法を得るためには従来方法よりＣＶＤシリコン
酸化膜１５（サイドウォール形成用絶縁膜）の膜厚を薄
くできることとなり、ＣＶＤシリコン酸化膜１５（サイ
ドウォール形成用絶縁膜）のデポ時間の短縮、サイドウ
ォール形成時のエッチング時間を短縮させることができ
スループットの向上やコストダウンが可能となる。
ＣＶＤシリコン酸化膜１５よりなるサイドウォール１６
の広がりを大きくできる。従って、同じサイドウォール
１６の寸法を得るためには従来方法よりＣＶＤシリコン
酸化膜１５（サイドウォール形成用絶縁膜）の膜厚を薄
くできることとなり、ＣＶＤシリコン酸化膜１５（サイ
ドウォール形成用絶縁膜）のデポ時間の短縮、サイドウ
ォール形成時のエッチング時間を短縮させることができ
スループットの向上やコストダウンが可能となる。
【００３５】又、パワーＭＯＳトランジスタでは不純物
拡散Ｘｊ（拡散深さ）が深く横方向への広がりも大きい
ため最低でもサイドウォール寸法を０．５μｍ以上必要
となる。又、このサイドウォールをセルフアラインコン
タクトで電気的絶縁分離層として使用する場合において
も耐圧、リークの面から０．５μｍ以上が必要である。
このように、パワーＭＯＳトランジスタでは０．５μｍ
以上のサイドウォール寸法Ｗが必要となるが、従来法で
は絶縁膜（サイドウォール形成用絶縁膜）の膜厚が厚く
なるため必然的にエッチング時のオーバーエッチ量も多
くなり、エッチングされてはならない場所、即ち、ＬＯ
ＣＯＳやＳｉ表面を必要以上にエッチングしてしまい素
子特性を劣化させパワーＭＯＳトランジスタへのサイド
ウォールの適用は実用上困難である。しかし、本実施例
ではそのようなことがなく、ＣＶＤシリコン酸化膜１５
（サイドウォール形成用絶縁膜）を薄くでき実用上優れ
ている。
拡散Ｘｊ（拡散深さ）が深く横方向への広がりも大きい
ため最低でもサイドウォール寸法を０．５μｍ以上必要
となる。又、このサイドウォールをセルフアラインコン
タクトで電気的絶縁分離層として使用する場合において
も耐圧、リークの面から０．５μｍ以上が必要である。
このように、パワーＭＯＳトランジスタでは０．５μｍ
以上のサイドウォール寸法Ｗが必要となるが、従来法で
は絶縁膜（サイドウォール形成用絶縁膜）の膜厚が厚く
なるため必然的にエッチング時のオーバーエッチ量も多
くなり、エッチングされてはならない場所、即ち、ＬＯ
ＣＯＳやＳｉ表面を必要以上にエッチングしてしまい素
子特性を劣化させパワーＭＯＳトランジスタへのサイド
ウォールの適用は実用上困難である。しかし、本実施例
ではそのようなことがなく、ＣＶＤシリコン酸化膜１５
（サイドウォール形成用絶縁膜）を薄くでき実用上優れ
ている。
【００３６】次に、マグネトロン型反応性イオンエッチ
ング装置を用いて、各種のエッチングガスについて実験
を行った。この条件を表２，３に示すとともに、図１９
に測定結果を示す。
ング装置を用いて、各種のエッチングガスについて実験
を行った。この条件を表２，３に示すとともに、図１９
に測定結果を示す。
【００３７】
【表２】
【００３８】
【表３】
【００３９】その結果、第１比較例でのＣＦ4 ／Ｎ2 を
用いた場合、第２比較例でのＣＨＦ 3 ／Ａｒを用いた場
合、第３比較例でのＣＦ4 ／ＣＨＦ3 ／Ａｒを用いた場
合では、サイドウォール寸法が小さく従来法（表１）と
同レベルである。
用いた場合、第２比較例でのＣＨＦ 3 ／Ａｒを用いた場
合、第３比較例でのＣＦ4 ／ＣＨＦ3 ／Ａｒを用いた場
合では、サイドウォール寸法が小さく従来法（表１）と
同レベルである。
【００４０】それに対し、第２実施例でのＣＦ4 ／ＣＨ
Ｆ3 ／Ｎ2 を用いた場合、第３実施例でのＣＨＦ3 ／Ｈ
ｅを用いた場合、第４実施例でのＣＦ4 ／Ｎ2 ／Ｈ2 を
用いた場合、第５実施例でのＣＨＦ3 ／Ｈｅ／Ｎ2 ／Ｏ
2 を用いた場合については、上記実施例（第１実施例）
でのＣＨＦ3 ／Ｎ2 と同様な効果がありいずれもサイド
ウォール寸法が大きい。
Ｆ3 ／Ｎ2 を用いた場合、第３実施例でのＣＨＦ3 ／Ｈ
ｅを用いた場合、第４実施例でのＣＦ4 ／Ｎ2 ／Ｈ2 を
用いた場合、第５実施例でのＣＨＦ3 ／Ｈｅ／Ｎ2 ／Ｏ
2 を用いた場合については、上記実施例（第１実施例）
でのＣＨＦ3 ／Ｎ2 と同様な効果がありいずれもサイド
ウォール寸法が大きい。
【００４１】又、図２０に示すように、マグネットの有
無によりサイドウォール寸法を実験により求めた。その
結果、マグネットが無い場合にはサイドウォールの寸法
が小さかった。
無によりサイドウォール寸法を実験により求めた。その
結果、マグネットが無い場合にはサイドウォールの寸法
が小さかった。
【００４２】これらのことより、マグネットにより高密
度なプラズマの生成とガス成分中にＨが含まれること
と、Ｎ2 ガス又はＨｅガスの添加によりサイドウォール
の寸法を大きくすることができることが分かる。つま
り、図１９での第１比較例と、第４実施例との比較によ
り、サイドウォール寸法を大きくするためにはＨ2 が必
要である。又、第１比較例と第１実施例との比較によ
り、炭素に水素及びフッ素を結合したガス（ＣＨＦ3 ）
が必要である。第２実施例と、第３比較例との比較によ
り、Ｎ2 ガスが必要である。又、第２比較例と、第３実
施例との比較により、Ｈｅガスを流す必要があることが
分かる。
度なプラズマの生成とガス成分中にＨが含まれること
と、Ｎ2 ガス又はＨｅガスの添加によりサイドウォール
の寸法を大きくすることができることが分かる。つま
り、図１９での第１比較例と、第４実施例との比較によ
り、サイドウォール寸法を大きくするためにはＨ2 が必
要である。又、第１比較例と第１実施例との比較によ
り、炭素に水素及びフッ素を結合したガス（ＣＨＦ3 ）
が必要である。第２実施例と、第３比較例との比較によ
り、Ｎ2 ガスが必要である。又、第２比較例と、第３実
施例との比較により、Ｈｅガスを流す必要があることが
分かる。
【００４３】又、第５実施例においては、第１実施例で
のガス（ＣＨＦ3 ／Ｎ2 ）及び第３実施例でのガス（Ｃ
ＨＦ3 ／Ｈｅ）にＯ2 を添加したガス、即ち、ＣＨＦ3
とＨｅとＮ2 とＯ2 を用いている。この第５実施例で
は、Ｏ2 ガスを混入することによりチャンバの洗浄周期
を大幅に向上させることができる。図２１には、第１実
施例（ＣＨＦ3 ／Ｎ2 ）についてウェハ処理枚数による
エッチレートとエッチレート均一性を調べた結果を示
す。即ち、横軸にウェハの処理枚数をとり、縦軸にウェ
ハにおける多数のサンプリングポイントでの平均エッチ
レート、及びウェハにおける多数のサンプリングポイン
トでのエッチレートＶの均一性｛＝（Ｖmax−Ｖmin ）
／（Ｖmax ＋Ｖmin ）｝をとっている。この第１実施例
ではウェハの処理枚数１７枚近辺でエッチレート及びエ
ッチレート均一性の低下が見られる。一方、図２２に
は、第５実施例（ＣＨＦ3 ／Ｈｅ／Ｎ2 ／Ｏ2 ）につい
てウェハ処理枚数によるエッチレートとエッチレート均
一性を調べた結果を示す。この第５実施例では、ウェハ
を２００枚処理してもエッチレート及びエッチレート均
一性の低下は見られず良好であった。その結果、第１実
施例では工程を安定化させるため１７枚／回の割合でチ
ャンバ内のドライクリーニング又はウェットクリーニン
グする必要があるが、第５実施例（ＣＨＦ3 ／Ｈｅ／Ｎ
2 ／Ｏ2 ）においては、少なくとも２００枚／回の割合
でチャンバ内のドライクリーニング又はウェットクリー
ニングを行えばよくスループットを大幅に向上できる。
これは、上記化１でのＣＦ2 * がマグネトロン型反応性
イオンエッチング装置の電極を覆い放電状態を悪化させ
る原因となるが、上記化２に示すように酸素ガスを混入
することによりＣＦ2 * とＯ2 が反応しＣＯＦ2 * とな
り、マグネトロン型反応性イオンエッチング装置の電極
に悪影響を及ぼすことが防止され電極の汚れが少なくな
るためで、チャンバ洗浄周期が大幅に向上するものであ
る。
のガス（ＣＨＦ3 ／Ｎ2 ）及び第３実施例でのガス（Ｃ
ＨＦ3 ／Ｈｅ）にＯ2 を添加したガス、即ち、ＣＨＦ3
とＨｅとＮ2 とＯ2 を用いている。この第５実施例で
は、Ｏ2 ガスを混入することによりチャンバの洗浄周期
を大幅に向上させることができる。図２１には、第１実
施例（ＣＨＦ3 ／Ｎ2 ）についてウェハ処理枚数による
エッチレートとエッチレート均一性を調べた結果を示
す。即ち、横軸にウェハの処理枚数をとり、縦軸にウェ
ハにおける多数のサンプリングポイントでの平均エッチ
レート、及びウェハにおける多数のサンプリングポイン
トでのエッチレートＶの均一性｛＝（Ｖmax−Ｖmin ）
／（Ｖmax ＋Ｖmin ）｝をとっている。この第１実施例
ではウェハの処理枚数１７枚近辺でエッチレート及びエ
ッチレート均一性の低下が見られる。一方、図２２に
は、第５実施例（ＣＨＦ3 ／Ｈｅ／Ｎ2 ／Ｏ2 ）につい
てウェハ処理枚数によるエッチレートとエッチレート均
一性を調べた結果を示す。この第５実施例では、ウェハ
を２００枚処理してもエッチレート及びエッチレート均
一性の低下は見られず良好であった。その結果、第１実
施例では工程を安定化させるため１７枚／回の割合でチ
ャンバ内のドライクリーニング又はウェットクリーニン
グする必要があるが、第５実施例（ＣＨＦ3 ／Ｈｅ／Ｎ
2 ／Ｏ2 ）においては、少なくとも２００枚／回の割合
でチャンバ内のドライクリーニング又はウェットクリー
ニングを行えばよくスループットを大幅に向上できる。
これは、上記化１でのＣＦ2 * がマグネトロン型反応性
イオンエッチング装置の電極を覆い放電状態を悪化させ
る原因となるが、上記化２に示すように酸素ガスを混入
することによりＣＦ2 * とＯ2 が反応しＣＯＦ2 * とな
り、マグネトロン型反応性イオンエッチング装置の電極
に悪影響を及ぼすことが防止され電極の汚れが少なくな
るためで、チャンバ洗浄周期が大幅に向上するものであ
る。
【００４４】尚、この第５実施例の応用例としては、Ｃ
ＨＦ3 ／Ｎ2 ／Ｏ2 、ＣＦ4 ／ＣＨＦ3 ／Ｎ2 ／Ｏ2 、
ＣＨＦ3 ／Ｈｅ／Ｏ2 としたり、ＣＯ2 ガスをＣＨＦ3
／Ｎ 2 に混入したり、Ｎ2 ＯやＣＯを混入してもよい。
つまり、酸素ガス、又は酸素を含んだ化合物ガスを混入
すればよい。
ＨＦ3 ／Ｎ2 ／Ｏ2 、ＣＦ4 ／ＣＨＦ3 ／Ｎ2 ／Ｏ2 、
ＣＨＦ3 ／Ｈｅ／Ｏ2 としたり、ＣＯ2 ガスをＣＨＦ3
／Ｎ 2 に混入したり、Ｎ2 ＯやＣＯを混入してもよい。
つまり、酸素ガス、又は酸素を含んだ化合物ガスを混入
すればよい。
【００４５】さらに、図２３にはセルサイズとＤＭＯＳ
面積当たりのオン抵抗値の関係を調べた。その結果、サ
イドウォールを使用することにより耐圧を一定値に維持
したままセルの微細化が達成され（２０μｍ□→１５μ
ｍ□）、このとき、図２３から分かるように、オン抵抗
が２９０ｍΩ／ｍｍ2 から１６０ｍΩ／ｍｍ2 に低減で
きた。さらに、１２μｍセルまでの微細化が可能であり
１６０ｍΩ／ｍｍ2 以下のオン抵抗が可能である。
面積当たりのオン抵抗値の関係を調べた。その結果、サ
イドウォールを使用することにより耐圧を一定値に維持
したままセルの微細化が達成され（２０μｍ□→１５μ
ｍ□）、このとき、図２３から分かるように、オン抵抗
が２９０ｍΩ／ｍｍ2 から１６０ｍΩ／ｍｍ2 に低減で
きた。さらに、１２μｍセルまでの微細化が可能であり
１６０ｍΩ／ｍｍ2 以下のオン抵抗が可能である。
【００４６】尚、この発明は上記各実施例に限定される
ものではなく、サイドウォールの寸法を大きくすること
には効果があるがＮ2 を添加するとサイドウォール形成
用絶縁膜とＳｉとの選択比が低下してしまう条件もあ
る。そのため、サイドウォールの形成プロセスは表４に
示すようにゲート電極材等の露出のためのエッチング工
程とその後のオーバーエッチ工程を別々の条件で行なう
ようにしてもよい。つまり、エッチング条件を切り換え
てもよい。この条件であればサイドウォールを安定的に
形成できる。
ものではなく、サイドウォールの寸法を大きくすること
には効果があるがＮ2 を添加するとサイドウォール形成
用絶縁膜とＳｉとの選択比が低下してしまう条件もあ
る。そのため、サイドウォールの形成プロセスは表４に
示すようにゲート電極材等の露出のためのエッチング工
程とその後のオーバーエッチ工程を別々の条件で行なう
ようにしてもよい。つまり、エッチング条件を切り換え
てもよい。この条件であればサイドウォールを安定的に
形成できる。
【００４７】
【表４】
【００４８】又、絶縁膜としてはＳｉＯ2 の他にも、Ｓ
ｉＮやＳｉＯＮを使ってもよい。又、パワーＭＯＳに限
定されるものではなくサイドウォールを用いる半導体集
積回路であればすべてに適用可能である。例えば、ＤＲ
ＡＭなどにも適用可能である。
ｉＮやＳｉＯＮを使ってもよい。又、パワーＭＯＳに限
定されるものではなくサイドウォールを用いる半導体集
積回路であればすべてに適用可能である。例えば、ＤＲ
ＡＭなどにも適用可能である。
【００４９】又、ゲート電極材としては、ポリシリコン
ゲート電極材の他にもアルミゲート電極材やシリサイド
ゲート電極等を用いてもよい。さらに、マグネトロン型
反応性イオンエッチング装置において流すガスとしての
炭素に水素及びフッ素を結合したガスはＣＨＦ3 の他に
も、ＣＨ2 Ｆ2やＣＨ 3 ＦやＣ2 ＨＦ5 等でもよい。
ゲート電極材の他にもアルミゲート電極材やシリサイド
ゲート電極等を用いてもよい。さらに、マグネトロン型
反応性イオンエッチング装置において流すガスとしての
炭素に水素及びフッ素を結合したガスはＣＨＦ3 の他に
も、ＣＨ2 Ｆ2やＣＨ 3 ＦやＣ2 ＨＦ5 等でもよい。
【００５０】
【発明の効果】以上詳述したようにこの発明によれば、
新規な方法にてゲート電極部の側壁に形成した絶縁膜よ
りなるサイドウォールの広がりを大きくできる優れた効
果を発揮する。
新規な方法にてゲート電極部の側壁に形成した絶縁膜よ
りなるサイドウォールの広がりを大きくできる優れた効
果を発揮する。
【図１】実施例の半導体装置の断面図である。
【図２】半導体装置の製造工程を示す図である。
【図３】半導体装置の製造工程を示す図である。
【図４】半導体装置の製造工程を示す図である。
【図５】半導体装置の製造工程を示す図である。
【図６】半導体装置の製造工程を示す図である。
【図７】半導体装置の製造工程を示す図である。
【図８】半導体装置の製造工程を示す図である。
【図９】半導体装置の製造工程を示す図である。
【図１０】半導体装置の製造工程を示す図である。
【図１１】半導体装置の製造工程を示す図である。
【図１２】半導体装置の製造工程を示す図である。
【図１３】半導体装置の製造工程を示す図である。
【図１４】半導体装置の製造工程を示す図である。
【図１５】半導体装置の製造工程を示す図である。
【図１６】マグネトロン型反応性イオンエッチング装置
を示す図である。
を示す図である。
【図１７】エッチング処理を説明するための半導体装置
の断面図である。
の断面図である。
【図１８】絶縁膜膜厚とサイドウォール寸法との関係を
示す図である。
示す図である。
【図１９】絶縁膜膜厚とサイドウォール寸法との関係を
示す図である。
示す図である。
【図２０】マグネットの有無とサイドウォール寸法との
関係を示す図である。
関係を示す図である。
【図２１】ウェハ処理枚数に対するエッチレート及びエ
ッチレート均一性を示す図である。
ッチレート均一性を示す図である。
【図２２】ウェハ処理枚数に対するエッチレート及びエ
ッチレート均一性を示す図である。
ッチレート均一性を示す図である。
【図２３】セルサイズとオン抵抗との関係を示す図であ
る。
る。
【図２４】エッチング処理を説明するための半導体装置
の断面図である。
の断面図である。
２ 半導体基板としてのＮ- エピタキシャル層 １０ 絶縁膜としてのゲート酸化膜 １１ａ ポリシリコンゲート電極材 １５ 絶縁膜としてのＣＶＤシリコン酸化膜 １６ サイドウォール
フロントページの続き (56)参考文献 特開 昭62−73724（ＪＰ，Ａ) 特開 昭63−142635（ＪＰ，Ａ) 特開 昭57−190320（ＪＰ，Ａ) 特開 平１−211921（ＪＰ，Ａ) 特開 平１−241128（ＪＰ，Ａ) 特開 平４−239723（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/336 H01L 21/3065 H01L 29/78
Claims (1)
- 【請求項１】 半導体基板上の所定領域に絶縁膜を介し
てゲート電極材を形成する第１工程と、 前記ゲート電極材上を含む半導体基板上に所定厚さの絶
縁膜を形成する第２工程と、 マグネトロン型反応性イオンエッチング装置を用いて前
記半導体基板に対し高周波電力を印加すると共に、ＣＦ
系ガスとＨ2ガスとの混合ガス、又は炭素に水素及びフ
ッ素を結合したガス、及びＮ2ガス又はＨｅガス、及び
酸素ガス又は酸素を含んだ化合物ガスを流しながら前記
絶縁膜をエッチングし、前記ゲート電極材の側壁部に残
す絶縁膜の広がりを大きくするようにした第３工程とを
備えたことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27143091A JP3146561B2 (ja) | 1991-06-24 | 1991-10-18 | 半導体装置の製造方法 |
| US07/903,465 US5462896A (en) | 1991-06-24 | 1992-06-23 | Method of forming a sidewall on a semiconductor element |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-151993 | 1991-06-24 | ||
| JP15199391 | 1991-06-24 | ||
| JP27143091A JP3146561B2 (ja) | 1991-06-24 | 1991-10-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563188A JPH0563188A (ja) | 1993-03-12 |
| JP3146561B2 true JP3146561B2 (ja) | 2001-03-19 |
Family
ID=26481047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27143091A Expired - Lifetime JP3146561B2 (ja) | 1991-06-24 | 1991-10-18 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5462896A (ja) |
| JP (1) | JP3146561B2 (ja) |
Cited By (8)
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| USD854785S1 (en) | 2018-09-02 | 2019-07-30 | Ifgcure Holdings, Llc | PPR bra |
| USD854784S1 (en) | 2018-09-02 | 2019-07-30 | Ifgcure Holdings, Llc | PPR bra |
| USD862844S1 (en) | 2018-08-22 | 2019-10-15 | IFG Cure Holdings, LLC | PPR shirt |
| USD863722S1 (en) | 2018-09-02 | 2019-10-22 | Ifgcure Holdings, Llc | PPR bra |
| USD863732S1 (en) | 2018-08-22 | 2019-10-22 | Ifgcure Holdings, Llc | PPR shirt |
| USD863723S1 (en) | 2018-09-02 | 2019-10-22 | Ifgcure Holdings, Llc | PPR bra |
| KR102612956B1 (ko) | 2021-03-02 | 2023-12-12 | 주식회사 이랜드리테일 | 와이어리스 브래지어 |
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| DE19622415A1 (de) * | 1996-06-04 | 1997-12-11 | Siemens Ag | CMOS-Halbleiterstruktur und Verfahren zur Herstellung derselben |
| US6083844A (en) * | 1997-12-22 | 2000-07-04 | Lam Research Corporation | Techniques for etching an oxide layer |
| JPH11186236A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | エッチング方法 |
| US6117786A (en) * | 1998-05-05 | 2000-09-12 | Lam Research Corporation | Method for etching silicon dioxide using fluorocarbon gas chemistry |
| US6432830B1 (en) | 1998-05-15 | 2002-08-13 | Applied Materials, Inc. | Semiconductor fabrication process |
| US6217786B1 (en) | 1998-12-31 | 2001-04-17 | Lam Research Corporation | Mechanism for bow reduction and critical dimension control in etching silicon dioxide using hydrogen-containing additive gases in fluorocarbon gas chemistry |
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| KR20090068929A (ko) * | 2007-12-24 | 2009-06-29 | 주식회사 동부하이텍 | 반도체 소자의 금속 배선 제조 방법 |
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| CN107425064A (zh) * | 2016-05-23 | 2017-12-01 | 北大方正集团有限公司 | 双侧墙vdmos器件及其制作方法 |
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1991
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1992
- 1992-06-23 US US07/903,465 patent/US5462896A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5462896A (en) | 1995-10-31 |
| JPH0563188A (ja) | 1993-03-12 |
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