JP3487541B2 - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
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- JP3487541B2 JP3487541B2 JP35033197A JP35033197A JP3487541B2 JP 3487541 B2 JP3487541 B2 JP 3487541B2 JP 35033197 A JP35033197 A JP 35033197A JP 35033197 A JP35033197 A JP 35033197A JP 3487541 B2 JP3487541 B2 JP 3487541B2
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電界効果型トラン
ジスタの製造方法に係り、特に、浅くかつ低抵抗なソー
ス・ドレイン電極を有する電界効果型トランジスタの製
造方法に関する。
ジスタの製造方法に係り、特に、浅くかつ低抵抗なソー
ス・ドレイン電極を有する電界効果型トランジスタの製
造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化に伴い、個
々の装置の微細化が進んでいる。ＭＯＳ電界効果型トラ
ンジスタ（ＦＥＴ）は微細化の為に、ゲート長を短くし
た場合、しきい値電圧の低下等のいわゆる短チャネル効
果が深刻化する。短チャネル効果に対しては、ソース・
ドレイン電極を構成する不純物拡散層をＭＯＳＦＥＴが
形成される半導体基板の主面から充分に浅く形成するこ
とで抑制可能である。しかし、不純物拡散層を浅くする
に従い、ソース・ドレイン電極間の寄生抵抗が増大し
て、動作時の駆動能力の低下を招く。従って、短チャネ
ル効果抑制のために浅く、かつ寄生抵抗を下げるために
低抵抗な拡散層の形成が求められる。
々の装置の微細化が進んでいる。ＭＯＳ電界効果型トラ
ンジスタ（ＦＥＴ）は微細化の為に、ゲート長を短くし
た場合、しきい値電圧の低下等のいわゆる短チャネル効
果が深刻化する。短チャネル効果に対しては、ソース・
ドレイン電極を構成する不純物拡散層をＭＯＳＦＥＴが
形成される半導体基板の主面から充分に浅く形成するこ
とで抑制可能である。しかし、不純物拡散層を浅くする
に従い、ソース・ドレイン電極間の寄生抵抗が増大し
て、動作時の駆動能力の低下を招く。従って、短チャネ
ル効果抑制のために浅く、かつ寄生抵抗を下げるために
低抵抗な拡散層の形成が求められる。
【０００３】このような要求に対応するべく、従来のイ
オン注入法では、加速エネルギーを低下させてきた。以
下に、このイオン注入法を用いた従来のＭＯＳＦＥＴの
製造方法を図１１を用いて説明する。
オン注入法では、加速エネルギーを低下させてきた。以
下に、このイオン注入法を用いた従来のＭＯＳＦＥＴの
製造方法を図１１を用いて説明する。
【０００４】まず、図１１(a) に示すように、例えば、
面方位(100) 、比抵抗４〜６Ωcmのｎ型シリコン基板20
1 を準備し、このｎ型シリコン基板201 の一主面に、選
択酸化法により素子分離絶縁膜203 を形成する。次に、
同図(a) に示すように、ｎ型ドーパントを高加速エネル
ギーでイオン注入し、続けて高温で熱処理することでウ
ェル領域202 を形成する。この領域に、熱酸化によって
厚さ7nm の酸化膜を形成し、この上にゲート電極となる
厚さ50nmの不純物添加多結晶シリコン膜、厚さ50nmのタ
ングステンシリサイド膜を順次形成する。次に、全面に
LP-CVD法によって厚さ50nmのシリコン酸化膜を形成した
後、図１１(a) に示すように、これらの積層膜を図示せ
ぬレジストマスクを用いて反応性イオンエッチング(RI
E) を行って、ゲート部G を形成する。
面方位(100) 、比抵抗４〜６Ωcmのｎ型シリコン基板20
1 を準備し、このｎ型シリコン基板201 の一主面に、選
択酸化法により素子分離絶縁膜203 を形成する。次に、
同図(a) に示すように、ｎ型ドーパントを高加速エネル
ギーでイオン注入し、続けて高温で熱処理することでウ
ェル領域202 を形成する。この領域に、熱酸化によって
厚さ7nm の酸化膜を形成し、この上にゲート電極となる
厚さ50nmの不純物添加多結晶シリコン膜、厚さ50nmのタ
ングステンシリサイド膜を順次形成する。次に、全面に
LP-CVD法によって厚さ50nmのシリコン酸化膜を形成した
後、図１１(a) に示すように、これらの積層膜を図示せ
ぬレジストマスクを用いて反応性イオンエッチング(RI
E) を行って、ゲート部G を形成する。
【０００５】次に、図１１(b) に示すように、このゲー
ト部G をマスクとして基板201 の主面に、BF2 イオン20
8 をイオン注入し、LDD(Lightly Doped Drain)領域209
を形成する。注入されたBF2 イオンはシリコン基板内部
において、加速エネルギーに依存するピーク深さを中心
に分布する。
ト部G をマスクとして基板201 の主面に、BF2 イオン20
8 をイオン注入し、LDD(Lightly Doped Drain)領域209
を形成する。注入されたBF2 イオンはシリコン基板内部
において、加速エネルギーに依存するピーク深さを中心
に分布する。
【０００６】次に、図１１(c) に示すように、基板201
の主面に厚さ50nmのシリコン窒化膜210 をCVD(Chemical
Vapor Deposition) 法により堆積した後、異方性ド
ライエッチングにより全面エッチングする。これによ
り、図１１(d) に示すようにゲート部G の側壁に厚さ50
nm程度のシリコン窒化膜からなる側壁絶縁膜211 を形成
する。
の主面に厚さ50nmのシリコン窒化膜210 をCVD(Chemical
Vapor Deposition) 法により堆積した後、異方性ド
ライエッチングにより全面エッチングする。これによ
り、図１１(d) に示すようにゲート部G の側壁に厚さ50
nm程度のシリコン窒化膜からなる側壁絶縁膜211 を形成
する。
【０００７】次に、図１１(e) に示すように、このゲー
ト部G 及び側壁絶縁膜211 をマスクとしてBF2 イオン21
2 をイオン注入する。その後、例えば、900 ℃、30秒間
の熱処理を行い、ボロンをシリコン基板201 中に拡散し
活性化させ、図１１(e) に示すように、ソース・ドレイ
ン電極となる不純物拡散層213 を形成する。
ト部G 及び側壁絶縁膜211 をマスクとしてBF2 イオン21
2 をイオン注入する。その後、例えば、900 ℃、30秒間
の熱処理を行い、ボロンをシリコン基板201 中に拡散し
活性化させ、図１１(e) に示すように、ソース・ドレイ
ン電極となる不純物拡散層213 を形成する。
【０００８】次に、基板201 の主表面上に厚さ25nmのチ
タン薄膜( 図示せず) 、厚さ50nnmのチタンナイトライ
ド薄膜( 図示せず) をスパッタ法により順次堆積する。
続いて、窒素雰囲気中、基板濃度700 ℃での1 分間の熱
処理により、チタン薄膜を基板201 のシリコンと反応さ
せ、不純物拡散層213 上にのみチタンシリサイド膜214
を形成する。この後、例えば、フッ化水素酸の水溶液、
硫酸と過酸化水素の混合溶液によって、チタンナイトラ
イド膜および絶縁膜上の未反応のチタン薄膜を選択的に
剥離する。
タン薄膜( 図示せず) 、厚さ50nnmのチタンナイトライ
ド薄膜( 図示せず) をスパッタ法により順次堆積する。
続いて、窒素雰囲気中、基板濃度700 ℃での1 分間の熱
処理により、チタン薄膜を基板201 のシリコンと反応さ
せ、不純物拡散層213 上にのみチタンシリサイド膜214
を形成する。この後、例えば、フッ化水素酸の水溶液、
硫酸と過酸化水素の混合溶液によって、チタンナイトラ
イド膜および絶縁膜上の未反応のチタン薄膜を選択的に
剥離する。
【０００９】この後、図１１(g) に示すように、全面に
厚さ300nm のシリコン酸化膜215 をCVD 法により堆積し
た後、図１１(h) に示すように、RIE 法によりシリコン
酸化膜215 にコンタクトホール216 を開口する。
厚さ300nm のシリコン酸化膜215 をCVD 法により堆積し
た後、図１１(h) に示すように、RIE 法によりシリコン
酸化膜215 にコンタクトホール216 を開口する。
【００１０】さらに、図１１(i) に示すように、シリコ
ン、銅をそれぞれ例えば0.5%ずつ含有する厚さ800nm の
アルミニウム膜を形成した後、これをパターニングして
配線217 を形成する。この後、15分間水素を10% 含む窒
素雰囲気、基板温度450 ℃の条件で熱処理して、従来の
半導体装置の製造工程が完了する。
ン、銅をそれぞれ例えば0.5%ずつ含有する厚さ800nm の
アルミニウム膜を形成した後、これをパターニングして
配線217 を形成する。この後、15分間水素を10% 含む窒
素雰囲気、基板温度450 ℃の条件で熱処理して、従来の
半導体装置の製造工程が完了する。
【００１１】上述のイオン注入法により不純物拡散層20
9 を形成する工程において、例えば、BF2 イオンを10ke
V の低加速電圧、ドーズ量8 ×1014(atoms/cm 2 ) でイ
オン注入し、900 ℃30秒の熱処理をすると、その拡散層
深さは約90nm( 基板201 表面からボロン濃度1 ×1017(a
toms/cm 3 ) となる深さまでの距離) とすることができ
る。
9 を形成する工程において、例えば、BF2 イオンを10ke
V の低加速電圧、ドーズ量8 ×1014(atoms/cm 2 ) でイ
オン注入し、900 ℃30秒の熱処理をすると、その拡散層
深さは約90nm( 基板201 表面からボロン濃度1 ×1017(a
toms/cm 3 ) となる深さまでの距離) とすることができ
る。
【００１２】しかし、このイオン注入法では、低加速化
に限界があること、注入時及び活性化熱処理時にプロフ
ァイルの分布を生じること等から、浅く低抵抗な不純物
拡散層を形成することに限界が生じることは必至であ
る。
に限界があること、注入時及び活性化熱処理時にプロフ
ァイルの分布を生じること等から、浅く低抵抗な不純物
拡散層を形成することに限界が生じることは必至であ
る。
【００１３】このため、低抵抗な不純物拡散層をより浅
く形成するためには、拡散層のキャリア濃度を高濃度化
し、かつ、急峻なドーパントプロファイルにすることが
要求される。この要望に対して、ソース・ドレイン予定
領域を選択的にエッチングし、次にドーパントとなる元
素、例えばボロン、リンを含有するドープトシリコン膜
を堆積させて、拡散層を形成する技術が公知である( 特
開平8 ―153688号) 。この技術を図１２を用いて説明す
る。
く形成するためには、拡散層のキャリア濃度を高濃度化
し、かつ、急峻なドーパントプロファイルにすることが
要求される。この要望に対して、ソース・ドレイン予定
領域を選択的にエッチングし、次にドーパントとなる元
素、例えばボロン、リンを含有するドープトシリコン膜
を堆積させて、拡散層を形成する技術が公知である( 特
開平8 ―153688号) 。この技術を図１２を用いて説明す
る。
【００１４】まず、図１２(a) に示すように、例えば、
面方位(100) 、比抵抗４〜６Ωcmのｎ型シリコン基板30
1 の一主面に素子分離絶縁膜303 、ｎ型ウェル領域302
を形成し、ゲート酸化膜304 、不純物添加多結晶シリコ
ン膜305 、タングステンシリサイド膜306 、CVD 酸化膜
307 及び側壁絶縁膜308 を形成する。
面方位(100) 、比抵抗４〜６Ωcmのｎ型シリコン基板30
1 の一主面に素子分離絶縁膜303 、ｎ型ウェル領域302
を形成し、ゲート酸化膜304 、不純物添加多結晶シリコ
ン膜305 、タングステンシリサイド膜306 、CVD 酸化膜
307 及び側壁絶縁膜308 を形成する。
【００１５】次に、図１２(b) に示すように、例えばフ
ロン14（CF4 ）をマイクロ波などで放電させ、フッ素ラ
ジカルを生成して、基板主面に供給することにより、ソ
ース・ドレイン予定領域309 を選択的にエッチング除去
する。続いて図１２(c) に示すように、例えばジクロル
シランガス、ジボランガス、及び水素ガスを混合させ
て、熱分解によりボロン添加シリコン薄膜を、露出した
ソース・ドレイン予定領域309 に選択的に堆積し、これ
をソース・ドレイン電極310 とする。
ロン14（CF4 ）をマイクロ波などで放電させ、フッ素ラ
ジカルを生成して、基板主面に供給することにより、ソ
ース・ドレイン予定領域309 を選択的にエッチング除去
する。続いて図１２(c) に示すように、例えばジクロル
シランガス、ジボランガス、及び水素ガスを混合させ
て、熱分解によりボロン添加シリコン薄膜を、露出した
ソース・ドレイン予定領域309 に選択的に堆積し、これ
をソース・ドレイン電極310 とする。
【００１６】次に、基板301 の主面に厚さ25nmのチタン
薄膜( 図示せず) 、厚さ50nmのチタンナイトライド薄膜
( 図示せず) をスパッタ法により、順次堆積する。続い
て、窒素雰囲気中、700 ℃で１分間の熱処理により、チ
タン薄膜をソ−ス・ドレイン電極310 のシリコンと反応
させ、図１２(d) に示すように、ソース・ドレイン電極
310 上にのみチタンシリサイド膜311 を形成する。
薄膜( 図示せず) 、厚さ50nmのチタンナイトライド薄膜
( 図示せず) をスパッタ法により、順次堆積する。続い
て、窒素雰囲気中、700 ℃で１分間の熱処理により、チ
タン薄膜をソ−ス・ドレイン電極310 のシリコンと反応
させ、図１２(d) に示すように、ソース・ドレイン電極
310 上にのみチタンシリサイド膜311 を形成する。
【００１７】この後、例えば、フッ化水素酸の水溶液、
硫酸と過酸化水素の混合溶液によって、チタンナイトラ
イド膜、及び絶縁膜303 上の未反応のチタン薄膜を選択
的に剥離する。
硫酸と過酸化水素の混合溶液によって、チタンナイトラ
イド膜、及び絶縁膜303 上の未反応のチタン薄膜を選択
的に剥離する。
【００１８】この後、図１２(e) に示すように、全面に
厚さ300nm のシリコン酸化膜312 をCVD 法により堆積し
た後、図１２(f) に示すようにRIE 法によりシリコン酸
化膜312 にコンタクトホール313 を開口する。
厚さ300nm のシリコン酸化膜312 をCVD 法により堆積し
た後、図１２(f) に示すようにRIE 法によりシリコン酸
化膜312 にコンタクトホール313 を開口する。
【００１９】次に、図１２(g) に示すように、シリコ
ン、銅をそれぞれ例えば0.5%ずつ含有する厚さ800nm の
アルミニウム膜を形成した後、これをパターニングして
ソース・ドレイン電極310 に接続する配線314 を形成す
る。この後、450 ℃で15分間、水素を10% 含む窒素雰囲
気で熱処理して、従来のＭＯＳＦＥＴの製造工程が完了
する。
ン、銅をそれぞれ例えば0.5%ずつ含有する厚さ800nm の
アルミニウム膜を形成した後、これをパターニングして
ソース・ドレイン電極310 に接続する配線314 を形成す
る。この後、450 ℃で15分間、水素を10% 含む窒素雰囲
気で熱処理して、従来のＭＯＳＦＥＴの製造工程が完了
する。
【００２０】
【発明が解決しようとする課題】上記のように、ソース
・ドレイン予定領域をフッ素ラジカルでエッチングしよ
うとした場合、深さ方向のエッチング量は所望深さに制
御可能である一方、横方向すなわち側壁絶縁膜下に進行
する横方向のエッチング量は独自に制御することは難し
い。図１３に、本発明者らによる実験の結果得られた、
ダウンフローエッチングの縦方向( 拡散層深さ方向) と
横方向( 側壁絶縁膜下への回り込み) のエッチング速度
の比を示す。エッチングガスには、フロン14と酸素の混
合ガスを用いた。図１３に示されるように、Ｏ2 添加量
が０の場合でも、横方向のエッチング速度は縦方向の75
% 程度となる。このため、例えば側壁絶縁膜の基板表面
における横方向膜厚を50nmとした場合に、エッチング深
さ( 〓xj) を50nmとすると、側壁絶縁膜下のエッチング
量は約38nmとなり、拡散層端とゲート電極との間に約12
nmのオフセットが形成される。このオフセット部は寄生
抵抗に加算されるので、駆動能力を低下させる。逆に、
このオフセットが形成されないように、側壁絶縁膜下を
50nmエッチングすると、深さ方向のエッチング量は約67
nmと深くなってしまう。
・ドレイン予定領域をフッ素ラジカルでエッチングしよ
うとした場合、深さ方向のエッチング量は所望深さに制
御可能である一方、横方向すなわち側壁絶縁膜下に進行
する横方向のエッチング量は独自に制御することは難し
い。図１３に、本発明者らによる実験の結果得られた、
ダウンフローエッチングの縦方向( 拡散層深さ方向) と
横方向( 側壁絶縁膜下への回り込み) のエッチング速度
の比を示す。エッチングガスには、フロン14と酸素の混
合ガスを用いた。図１３に示されるように、Ｏ2 添加量
が０の場合でも、横方向のエッチング速度は縦方向の75
% 程度となる。このため、例えば側壁絶縁膜の基板表面
における横方向膜厚を50nmとした場合に、エッチング深
さ( 〓xj) を50nmとすると、側壁絶縁膜下のエッチング
量は約38nmとなり、拡散層端とゲート電極との間に約12
nmのオフセットが形成される。このオフセット部は寄生
抵抗に加算されるので、駆動能力を低下させる。逆に、
このオフセットが形成されないように、側壁絶縁膜下を
50nmエッチングすると、深さ方向のエッチング量は約67
nmと深くなってしまう。
【００２１】本発明は、上記実情を鑑みて為されたもの
で、ソース・ドレイン電極の一部がゲート側壁絶縁膜下
であってチャネル領域よりも上方まで位置することで、
実行的にチャネル領域と同程度に浅く、かつオフセット
領域のない低抵抗なソース・ドレイン電極を備える電界
効果トランジスタの製造方法を提供することを目的をす
る。
で、ソース・ドレイン電極の一部がゲート側壁絶縁膜下
であってチャネル領域よりも上方まで位置することで、
実行的にチャネル領域と同程度に浅く、かつオフセット
領域のない低抵抗なソース・ドレイン電極を備える電界
効果トランジスタの製造方法を提供することを目的をす
る。
【００２２】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板の一主面にゲート絶縁膜及び
ゲート電極を順次形成する工程と、ゲート電極の側壁に
第１の側壁絶縁膜を形成する工程と、ゲート電極及び第
１の側壁絶縁膜に隣接する半導体基板の主面のソース・
ドレイン予定領域に不純物を添加した第1の半導体膜を
選択的に堆積し、この半導体膜から半導体基板内に不純
物を拡散させることにより第１のソース・ドレイン領域
を形成する工程と、第１の側壁絶縁膜に隣接する第２の
側壁絶縁膜を形成する工程と、ゲート電極、第１の側壁
絶縁膜、及び前記第２の側壁絶縁膜をマスクに、主面の
ソース・ドレイン予定領域をエッチング除去する工程
と、エッチング除去したソース・ドレイン予定領域に、
不純物を添加した第2の半導体膜を選択的に堆積し、第
１のソース・ドレイン領域とともにソース・ドレイン電
極を構成する第２のソース・ドレイン領域を形成する工
程とを具備することを特徴とする電界効果型トランジス
タの製造方法を提供する。
に、本発明は、半導体基板の一主面にゲート絶縁膜及び
ゲート電極を順次形成する工程と、ゲート電極の側壁に
第１の側壁絶縁膜を形成する工程と、ゲート電極及び第
１の側壁絶縁膜に隣接する半導体基板の主面のソース・
ドレイン予定領域に不純物を添加した第1の半導体膜を
選択的に堆積し、この半導体膜から半導体基板内に不純
物を拡散させることにより第１のソース・ドレイン領域
を形成する工程と、第１の側壁絶縁膜に隣接する第２の
側壁絶縁膜を形成する工程と、ゲート電極、第１の側壁
絶縁膜、及び前記第２の側壁絶縁膜をマスクに、主面の
ソース・ドレイン予定領域をエッチング除去する工程
と、エッチング除去したソース・ドレイン予定領域に、
不純物を添加した第2の半導体膜を選択的に堆積し、第
１のソース・ドレイン領域とともにソース・ドレイン電
極を構成する第２のソース・ドレイン領域を形成する工
程とを具備することを特徴とする電界効果型トランジス
タの製造方法を提供する。
【００２３】本発明の方法によれば、側壁絶縁膜を二層
にし、ソース・ドレイン電極の一部をこれらの側壁絶縁
膜の下方に位置させることで、オフセット領域によるソ
ース・ドレイン電極の高低抵抗化を防ぎ、かつ浅く急峻
なドーパントプロファイルを有するＭＯＳＦＥＴを簡便
な方法で得られる。
にし、ソース・ドレイン電極の一部をこれらの側壁絶縁
膜の下方に位置させることで、オフセット領域によるソ
ース・ドレイン電極の高低抵抗化を防ぎ、かつ浅く急峻
なドーパントプロファイルを有するＭＯＳＦＥＴを簡便
な方法で得られる。
【００２４】又、上記本発明において、以下の各構成を
備えることが好ましい。 １）第１のソース・ドレイン領域の主表面に半導体基板
と高融点金属との化合物膜を形成する工程を具備する。 ２）第１のソース・ドレイン領域の形成は、半導体基板
の露出した表面に不純物を添加した半導体膜を形成する
ことにより行う。 ３）第１の側壁絶縁膜の膜厚は、第２の側壁絶縁膜の膜
厚より薄く形成する。 ４）第１のソース・ドレイン領域を堆積法により形成し
た後、熱処理により第１のソース・ドレイン領域に添加
した不純物を半導体基板の表面に拡散させる。
備えることが好ましい。 １）第１のソース・ドレイン領域の主表面に半導体基板
と高融点金属との化合物膜を形成する工程を具備する。 ２）第１のソース・ドレイン領域の形成は、半導体基板
の露出した表面に不純物を添加した半導体膜を形成する
ことにより行う。 ３）第１の側壁絶縁膜の膜厚は、第２の側壁絶縁膜の膜
厚より薄く形成する。 ４）第１のソース・ドレイン領域を堆積法により形成し
た後、熱処理により第１のソース・ドレイン領域に添加
した不純物を半導体基板の表面に拡散させる。
【００２５】
【発明の実施の形態】以下に、本発明の形態を図面を参
照しつつ説明する。 ( 第１の実施の形態)本発明の第１の実施の形態はｐチ
ャネルＭＯＳＦＥＴの製造方法に関する。
照しつつ説明する。 ( 第１の実施の形態)本発明の第１の実施の形態はｐチ
ャネルＭＯＳＦＥＴの製造方法に関する。
【００２６】図１(a) 乃至図１(l) はこの第１の実施形
態を説明するための工程別断面図である。まず、図１
(a) に示すように、例えば、面方位(100) 、比抵抗４〜
６Ωcmのｎ型シリコン基板501 を用意し、このシリコン
基板501 の一主面に通常の選択酸化法によって厚さが0.
6 μm 程度の、隣接する素子領域間を電気的に分離する
素子分離絶縁膜503 を形成する。この素子分離絶縁膜50
3 は、隣接する半導体素子間を電気的に分離するもので
ある。次にｎ型不純物を高加速エネルギーでイオン注入
し、続けて高温で熱処理することでウェル領域502 を形
成する。このウェル領域502 の表面に、熱酸化によって
厚さ約7nm の酸化膜504 を形成し、この上にゲート電極
となる厚さ50nmの不純物添加多結晶シリコン膜、厚さ50
nmのタングステンシリサイド膜、LP−CVD 法によって厚
さ50nmのシリコン酸化膜を積層形成する。そして、これ
らの積層膜をレジストマスクを用いた異方性エッチン
グ、例えばRIE によりエッチングして、図１(a) に示す
ように、不純物添加多結晶シリコン膜505 、タングステ
ンシリサイド膜506 、シリコン酸化膜507 からなるゲー
ト部G を形成する。
態を説明するための工程別断面図である。まず、図１
(a) に示すように、例えば、面方位(100) 、比抵抗４〜
６Ωcmのｎ型シリコン基板501 を用意し、このシリコン
基板501 の一主面に通常の選択酸化法によって厚さが0.
6 μm 程度の、隣接する素子領域間を電気的に分離する
素子分離絶縁膜503 を形成する。この素子分離絶縁膜50
3 は、隣接する半導体素子間を電気的に分離するもので
ある。次にｎ型不純物を高加速エネルギーでイオン注入
し、続けて高温で熱処理することでウェル領域502 を形
成する。このウェル領域502 の表面に、熱酸化によって
厚さ約7nm の酸化膜504 を形成し、この上にゲート電極
となる厚さ50nmの不純物添加多結晶シリコン膜、厚さ50
nmのタングステンシリサイド膜、LP−CVD 法によって厚
さ50nmのシリコン酸化膜を積層形成する。そして、これ
らの積層膜をレジストマスクを用いた異方性エッチン
グ、例えばRIE によりエッチングして、図１(a) に示す
ように、不純物添加多結晶シリコン膜505 、タングステ
ンシリサイド膜506 、シリコン酸化膜507 からなるゲー
ト部G を形成する。
【００２７】続いて、図１(b) に示すように、例えば、
基板501 の主面に厚さ約10nmのシリコン窒化膜508 をCV
D 法により堆積する。この後、シリコン基板501 の表面
を異方性エッチングにより全面エッチングして、図１
(c) に示すように、ゲート部G の側壁に厚さ10nm程度の
シリコン窒化膜からなる第1 の側壁絶縁膜509aを形成す
る。又、基板501 の表面の酸化膜のうち、ソース・ドレ
イン予定領域の酸化膜を除去し、図１(c) に示すよう
に、ゲート酸化膜504 のみを選択的に残置させる。
基板501 の主面に厚さ約10nmのシリコン窒化膜508 をCV
D 法により堆積する。この後、シリコン基板501 の表面
を異方性エッチングにより全面エッチングして、図１
(c) に示すように、ゲート部G の側壁に厚さ10nm程度の
シリコン窒化膜からなる第1 の側壁絶縁膜509aを形成す
る。又、基板501 の表面の酸化膜のうち、ソース・ドレ
イン予定領域の酸化膜を除去し、図１(c) に示すよう
に、ゲート酸化膜504 のみを選択的に残置させる。
【００２８】次に、図１(d) に示すように、例えばジク
ロルシランガス(SiH2 Cl2 ) 、ジボランガス(B2 H6 )
及び水素(H2 ) ガスを混合させ、熱分解によりボロン添
加シリコン膜510aを露出したソース・ドレイン予定領域
に選択的に堆積する。
ロルシランガス(SiH2 Cl2 ) 、ジボランガス(B2 H6 )
及び水素(H2 ) ガスを混合させ、熱分解によりボロン添
加シリコン膜510aを露出したソース・ドレイン予定領域
に選択的に堆積する。
【００２９】そして、図１(f) に示すように、上述の第
１の側壁絶縁膜509aと同様にして、LP−CVD 法を用いて
第１の側壁絶縁膜509aの側壁に厚さ40nm程度のシリコン
窒化膜からなる第２の側壁絶縁膜509bを形成する。この
第２の側壁絶縁膜509bは、例えば、図１(e) に示すよう
に、基板501 の主面に厚さ40nmのシリコン窒化膜511をC
VD 法により堆積した後、異方性エッチングにより全面
エッチングすることにより得られる。このとき、シリコ
ン窒化膜511 を堆積した後、900 ℃、30秒間の熱処理を
施すことによってボロン添加シリコン薄膜510aからボロ
ンが拡散し、図１(e) に示すように、第１の側壁絶縁膜
509a，及びゲート部G 端直下の第１のソース・ドレイン
領域512 が形成される。
１の側壁絶縁膜509aと同様にして、LP−CVD 法を用いて
第１の側壁絶縁膜509aの側壁に厚さ40nm程度のシリコン
窒化膜からなる第２の側壁絶縁膜509bを形成する。この
第２の側壁絶縁膜509bは、例えば、図１(e) に示すよう
に、基板501 の主面に厚さ40nmのシリコン窒化膜511をC
VD 法により堆積した後、異方性エッチングにより全面
エッチングすることにより得られる。このとき、シリコ
ン窒化膜511 を堆積した後、900 ℃、30秒間の熱処理を
施すことによってボロン添加シリコン薄膜510aからボロ
ンが拡散し、図１(e) に示すように、第１の側壁絶縁膜
509a，及びゲート部G 端直下の第１のソース・ドレイン
領域512 が形成される。
【００３０】次に、図１(g) に示すように、ダウンフロ
ーエッチングを用いて、例えばフロン14(CF4) をマイク
ロ波などで放電させ、フッ素ラジカルを生成して基板50
1 の主表面に供給することにより、ゲート部G や第１及
び第２の側壁絶縁膜509a,509b 、及び素子分離領域503
に覆われずに露出した基板501 の部分領域Ｐを選択的に
エッチングする。この時、第１のソース・ドレイン領域
512 、及び第２の側壁絶縁膜下のボロン添加シリコン膜
510aは残置する。
ーエッチングを用いて、例えばフロン14(CF4) をマイク
ロ波などで放電させ、フッ素ラジカルを生成して基板50
1 の主表面に供給することにより、ゲート部G や第１及
び第２の側壁絶縁膜509a,509b 、及び素子分離領域503
に覆われずに露出した基板501 の部分領域Ｐを選択的に
エッチングする。この時、第１のソース・ドレイン領域
512 、及び第２の側壁絶縁膜下のボロン添加シリコン膜
510aは残置する。
【００３１】続いて、図１(h) に示すように、例えばジ
クロルシランガス、ジボランガス及び水素ガスを混合さ
せ、熱分解によりボロン添加シリコン薄膜510bをエッチ
ングしたソース・ドレイン予定領域に選択的に堆積し、
これをソース・ドレイン電極を構成する不純物拡散層と
する。
クロルシランガス、ジボランガス及び水素ガスを混合さ
せ、熱分解によりボロン添加シリコン薄膜510bをエッチ
ングしたソース・ドレイン予定領域に選択的に堆積し、
これをソース・ドレイン電極を構成する不純物拡散層と
する。
【００３２】次に、全面に厚さ25nmのチタン薄膜( 図示
せず) 、厚さ50nnm のチタンナイトライド薄膜( 図示せ
ず) をスパッタ法により、順次堆積する。続いて、窒素
雰囲気中、700 ℃で１分間の熱処理により、チタン薄膜
をソース・ドレイン予定領域のシリコン薄膜510bと反応
させ、図１(I) に示すように、ソース・ドレイン領域上
にのみチタンシリサイド膜513 を形成する。
せず) 、厚さ50nnm のチタンナイトライド薄膜( 図示せ
ず) をスパッタ法により、順次堆積する。続いて、窒素
雰囲気中、700 ℃で１分間の熱処理により、チタン薄膜
をソース・ドレイン予定領域のシリコン薄膜510bと反応
させ、図１(I) に示すように、ソース・ドレイン領域上
にのみチタンシリサイド膜513 を形成する。
【００３３】この後、例えば、フッ化水素酸の水溶液、
硫酸と過酸化水素の混合溶液によって、チタンナイトラ
イド膜および絶縁膜上の未反応により残置したチタン薄
膜を選択的に除去する。
硫酸と過酸化水素の混合溶液によって、チタンナイトラ
イド膜および絶縁膜上の未反応により残置したチタン薄
膜を選択的に除去する。
【００３４】この後、図１(j) に示すように、全面に厚
さ約300nm のシリコン酸化膜514 をCVD 法等により堆積
した後、図１(k) に示すように、PEP 工程及び異方性エ
ッチングによりシリコン酸化膜514 にコンタクトホール
515 を開口する。
さ約300nm のシリコン酸化膜514 をCVD 法等により堆積
した後、図１(k) に示すように、PEP 工程及び異方性エ
ッチングによりシリコン酸化膜514 にコンタクトホール
515 を開口する。
【００３５】次に、シリコン、銅をそれぞれ例えば0.5%
ずつ含有する厚さ800nm のアルミニウム膜をスパッタ法
等により形成した後、これをパターニングして、図１
(l) に示すように、ソース・ドレイン電極516 を形成す
る。この後、450 ℃で15分間水素を10% 含む窒素雰囲気
で熱処理して、本実施形態の製造工程が完了する。
ずつ含有する厚さ800nm のアルミニウム膜をスパッタ法
等により形成した後、これをパターニングして、図１
(l) に示すように、ソース・ドレイン電極516 を形成す
る。この後、450 ℃で15分間水素を10% 含む窒素雰囲気
で熱処理して、本実施形態の製造工程が完了する。
【００３６】以上詳述したように、本実施形態の製造方
法によれば、ソース・ドレイン領域を浅く、かつドレイ
ン端のインパクトイオン化を防止できる構造とすること
ができるとともに、トランジスタ動作時の寄生抵抗とな
るゲート側壁下を低抵抗化できる。
法によれば、ソース・ドレイン領域を浅く、かつドレイ
ン端のインパクトイオン化を防止できる構造とすること
ができるとともに、トランジスタ動作時の寄生抵抗とな
るゲート側壁下を低抵抗化できる。
【００３７】( 第２の実施の形態)本発明の第２の実施
の形態は、第１の実施の形態における第１の側壁絶縁膜
下に、拡散層抵抗をより低減するための金属シリサイド
層を付加形成する製造方法に関する。
の形態は、第１の実施の形態における第１の側壁絶縁膜
下に、拡散層抵抗をより低減するための金属シリサイド
層を付加形成する製造方法に関する。
【００３８】図２(a) 乃至図２(e) は、図１(a) 乃至図
１(d) と共に、この第２の実施形態を説明するための工
程別断面図である。尚、本実施形態では第１の実施形態
と同じ形成方法については第１の実施形態を参照するこ
ととし、その詳細な説明は省略する。
１(d) と共に、この第２の実施形態を説明するための工
程別断面図である。尚、本実施形態では第１の実施形態
と同じ形成方法については第１の実施形態を参照するこ
ととし、その詳細な説明は省略する。
【００３９】まず、図１(a) 乃至図１(d) において説明
したように、ｎ型シリコン基板501表面に素子分離絶縁
膜503 、ｎ型ウェル領域502 を形成し、さらに、ゲート
酸化膜504 、多結晶シリコン膜505 、タングステンシリ
サイド膜506 及びシリコン酸化膜507 からなるゲート部
G 、第１の側壁絶縁膜509a、ボロン添加シリコン薄膜51
0a等を形成する。
したように、ｎ型シリコン基板501表面に素子分離絶縁
膜503 、ｎ型ウェル領域502 を形成し、さらに、ゲート
酸化膜504 、多結晶シリコン膜505 、タングステンシリ
サイド膜506 及びシリコン酸化膜507 からなるゲート部
G 、第１の側壁絶縁膜509a、ボロン添加シリコン薄膜51
0a等を形成する。
【００４０】次に、基板501 の主面にチタン薄膜( 図示
せず) 、チタンナイトライド薄膜（図示せず） をスパ
ッタ法により順次堆積する。続いて、窒素雰囲気中、基
板温度700 ℃で１分間の熱処理により、チタン薄膜をボ
ロン添加シリコン薄膜510aと反応させ、図２(a) に示す
ように、ボロン添加シリコン薄膜510a上にのみ選択的に
チタンシリサイド膜513aを形成する。
せず) 、チタンナイトライド薄膜（図示せず） をスパ
ッタ法により順次堆積する。続いて、窒素雰囲気中、基
板温度700 ℃で１分間の熱処理により、チタン薄膜をボ
ロン添加シリコン薄膜510aと反応させ、図２(a) に示す
ように、ボロン添加シリコン薄膜510a上にのみ選択的に
チタンシリサイド膜513aを形成する。
【００４１】この後、例えば、フッ化水素酸の水溶液、
硫酸と過酸化水素の混合溶液を用いて基板501 の主面に
残置したチタンナイトライド膜や絶縁膜503 上のチタン
薄膜を選択的に剥離する。
硫酸と過酸化水素の混合溶液を用いて基板501 の主面に
残置したチタンナイトライド膜や絶縁膜503 上のチタン
薄膜を選択的に剥離する。
【００４２】次に、図２(b) に示すように、第１の実施
の形態において説明したようにLP-CVD法によるシリコン
窒化膜の堆積、及び異方性エッチングを行い、第１の側
壁絶縁膜509aの側壁に厚さ約40nmの第２の側壁絶縁膜50
9bを形成する。そして、図２(b) に示すように、シリコ
ン薄膜510aの不純物（ボロン）を基板501 表面に拡散さ
せる。このようにして形成された不純物層512 は第１の
ソース・ドレイン領域となる。
の形態において説明したようにLP-CVD法によるシリコン
窒化膜の堆積、及び異方性エッチングを行い、第１の側
壁絶縁膜509aの側壁に厚さ約40nmの第２の側壁絶縁膜50
9bを形成する。そして、図２(b) に示すように、シリコ
ン薄膜510aの不純物（ボロン）を基板501 表面に拡散さ
せる。このようにして形成された不純物層512 は第１の
ソース・ドレイン領域となる。
【００４３】続いて、図２(c) に示すように、例えばダ
ウンフローエッチングによりフロン14をマイクロ波など
で放電させ、フッ素ラジカルを生成し、基板501 主面に
供給することにより、第２の側壁絶縁膜509b下の第１領
域を残置させ、第２の側壁絶縁膜509b及び素子分離領域
503 に被覆されずにある部分領域Ｐ下を選択的にエッチ
ングする。
ウンフローエッチングによりフロン14をマイクロ波など
で放電させ、フッ素ラジカルを生成し、基板501 主面に
供給することにより、第２の側壁絶縁膜509b下の第１領
域を残置させ、第２の側壁絶縁膜509b及び素子分離領域
503 に被覆されずにある部分領域Ｐ下を選択的にエッチ
ングする。
【００４４】続いて、図２(d) に示すように、例えばジ
クロルシランガス、ジボランガス及び水素ガスを混合さ
せ、熱分解によりボロン添加シリコン薄膜510bを、ソー
ス・ドレイン予定領域Ｐに選択的に堆積し、これを第１
ソース・ドレイン領域と接続して、共にソース・ドレイ
ン電極を構成する第２のソース・ドレイン領域とする。
クロルシランガス、ジボランガス及び水素ガスを混合さ
せ、熱分解によりボロン添加シリコン薄膜510bを、ソー
ス・ドレイン予定領域Ｐに選択的に堆積し、これを第１
ソース・ドレイン領域と接続して、共にソース・ドレイ
ン電極を構成する第２のソース・ドレイン領域とする。
【００４５】次に、主面に厚さ約25nmのチタン薄膜( 図
示せず) 、厚さ約50nnm のチタンナイトライド薄膜( 図
示せず) をスパッタ法により順次堆積する。続いて、窒
素雰囲気中、基板温度700 ℃で１分間の熱処理により、
チタン薄膜を基板シリコンと反応させ、図２(e) に示す
ように、ソース・ドレイン電極の第２領域510bの表面に
チタンシリサイド膜513bを形成する。この後、例えば、
フッ化水素酸の水溶液、硫酸と過酸化水素の混合溶液に
よって、チタンナイトライド膜および絶縁膜503 、507
上に未反応により残置したチタン薄膜を選択的に剥離
し、第１の実施形態にて説明したように、層間絶縁膜51
4 及び配線516 を形成して、本実施形態の方法によるＭ
ＯＳＦＥＴが完成する。
示せず) 、厚さ約50nnm のチタンナイトライド薄膜( 図
示せず) をスパッタ法により順次堆積する。続いて、窒
素雰囲気中、基板温度700 ℃で１分間の熱処理により、
チタン薄膜を基板シリコンと反応させ、図２(e) に示す
ように、ソース・ドレイン電極の第２領域510bの表面に
チタンシリサイド膜513bを形成する。この後、例えば、
フッ化水素酸の水溶液、硫酸と過酸化水素の混合溶液に
よって、チタンナイトライド膜および絶縁膜503 、507
上に未反応により残置したチタン薄膜を選択的に剥離
し、第１の実施形態にて説明したように、層間絶縁膜51
4 及び配線516 を形成して、本実施形態の方法によるＭ
ＯＳＦＥＴが完成する。
【００４６】本実施の形態の製造方法によれば、トラン
ジスタ動作時の寄生抵抗となるゲート側壁下の領域を、
第１の実施の形態によるＭＯＳＦＥＴよりも低抵抗化さ
せることができるとともに、シリサイデーション（シリ
サイド化）による接合の信頼性劣化を防止することが可
能となる。
ジスタ動作時の寄生抵抗となるゲート側壁下の領域を、
第１の実施の形態によるＭＯＳＦＥＴよりも低抵抗化さ
せることができるとともに、シリサイデーション（シリ
サイド化）による接合の信頼性劣化を防止することが可
能となる。
【００４７】( 第３の実施の形態)第１の実施の形態で
は、第２のソース・ドレイン予定領域Ｐをエッチングす
る際に、フロン14をマイクロ波放電で生成したフッ素ラ
ジカルを用いて、ほぼ等方的なエッチング形状を得た
が、第３の実施の形態は、反応性イオンエッチング法等
の異方性エッチングを用いて異方的な形状を得る方法に
関する。
は、第２のソース・ドレイン予定領域Ｐをエッチングす
る際に、フロン14をマイクロ波放電で生成したフッ素ラ
ジカルを用いて、ほぼ等方的なエッチング形状を得た
が、第３の実施の形態は、反応性イオンエッチング法等
の異方性エッチングを用いて異方的な形状を得る方法に
関する。
【００４８】図３(a) 乃至図３(f) はこの第３の実施形
態を説明するための工程別断面図である。尚、第１の実
施形態で説明した方法と同様な形成方法については第１
の実施形態を参照することとし、各方法の詳細な説明は
省略する。
態を説明するための工程別断面図である。尚、第１の実
施形態で説明した方法と同様な形成方法については第１
の実施形態を参照することとし、各方法の詳細な説明は
省略する。
【００４９】まず、第１の実施形態において図１(a) 乃
至図１(f) を用いて説明したように、 n型シリコン基板
501 表面に素子分離絶縁膜50３、ｎ型ウェル領域502 、
ゲート酸化膜504 、多結晶シリコン膜505 、タングステ
ンシリサイド膜506 及びシリコン酸化膜507 からなるゲ
ート部G 、ゲート部G の第１の側壁絶縁膜509a、第２の
側壁絶縁膜509b、ボロン添加シリコン薄膜510a、不純物
拡散層512 等を形成する。
至図１(f) を用いて説明したように、 n型シリコン基板
501 表面に素子分離絶縁膜50３、ｎ型ウェル領域502 、
ゲート酸化膜504 、多結晶シリコン膜505 、タングステ
ンシリサイド膜506 及びシリコン酸化膜507 からなるゲ
ート部G 、ゲート部G の第１の側壁絶縁膜509a、第２の
側壁絶縁膜509b、ボロン添加シリコン薄膜510a、不純物
拡散層512 等を形成する。
【００５０】次に、図３(a) に示すように、ゲート部G
(505、506、507) 、第１、第２の側壁絶縁膜509b、及び素
子分離領域503 をマスクに異方性の、例えば反応性イオ
ンエッチング等により、露出したソース・ドレイン予定
領域を選択的に、かつ異方的にエッチングする。続い
て、図３(b) に示すように、例えばジクロルシランガ
ス、ジボランガス及び水素ガスを混合させ、熱分解によ
りボロン添加シリコン薄膜をエッチングしたソース・ド
レイン予定領域に選択的に堆積し、これを不純物拡散層
610bとする。
(505、506、507) 、第１、第２の側壁絶縁膜509b、及び素
子分離領域503 をマスクに異方性の、例えば反応性イオ
ンエッチング等により、露出したソース・ドレイン予定
領域を選択的に、かつ異方的にエッチングする。続い
て、図３(b) に示すように、例えばジクロルシランガ
ス、ジボランガス及び水素ガスを混合させ、熱分解によ
りボロン添加シリコン薄膜をエッチングしたソース・ド
レイン予定領域に選択的に堆積し、これを不純物拡散層
610bとする。
【００５１】次に、全面に厚さ25nmのチタン薄膜( 図示
せず) 、厚さ50nnm のチタンナイトライド薄膜( 図示せ
ず) をスパッタ法により、順次堆積する。続いて、窒素
雰囲気中、基板温度を700 ℃で１分間の熱処理により、
チタン薄膜を基板シリコンと反応させ、図３(C) に示す
ように、ソース・ドレイン領域上にのみチタンシリサイ
ド膜613 を形成する。この後、例えば、フッ化水素酸の
水溶液、硫酸と過酸化水素の混合溶液によって、チタン
ナイトライド膜および絶縁膜上の未反応のチタン薄膜を
選択的に除去する。
せず) 、厚さ50nnm のチタンナイトライド薄膜( 図示せ
ず) をスパッタ法により、順次堆積する。続いて、窒素
雰囲気中、基板温度を700 ℃で１分間の熱処理により、
チタン薄膜を基板シリコンと反応させ、図３(C) に示す
ように、ソース・ドレイン領域上にのみチタンシリサイ
ド膜613 を形成する。この後、例えば、フッ化水素酸の
水溶液、硫酸と過酸化水素の混合溶液によって、チタン
ナイトライド膜および絶縁膜上の未反応のチタン薄膜を
選択的に除去する。
【００５２】この後、図３(d) に示すように、全面に厚
さ300nm のシリコン酸化膜からなる層間絶縁膜614 をCV
D 法により堆積した後、図３(e) に示すように、異方性
ドライエッチングにより層間絶縁膜にコンタクトホール
615 を開口する。
さ300nm のシリコン酸化膜からなる層間絶縁膜614 をCV
D 法により堆積した後、図３(e) に示すように、異方性
ドライエッチングにより層間絶縁膜にコンタクトホール
615 を開口する。
【００５３】次に図３(f) に示すように、シリコン、銅
をそれぞれ例えば0.5%ずつ含有する厚さ800nm のアルミ
ニウム膜を形成した後、これをパターニングしてソース
・ドレイン電極616 を形成する。この後、450 ℃で15分
間、水素を10% 含む窒素雰囲気で熱処理して、本実施形
態の製造方法によるＭＯＳＦＥＴが完成する。
をそれぞれ例えば0.5%ずつ含有する厚さ800nm のアルミ
ニウム膜を形成した後、これをパターニングしてソース
・ドレイン電極616 を形成する。この後、450 ℃で15分
間、水素を10% 含む窒素雰囲気で熱処理して、本実施形
態の製造方法によるＭＯＳＦＥＴが完成する。
【００５４】本実施の形態の製造方法によれば、第２の
ソース・ドレイン領域をエッチングするに際して異方性
エッチング法を用いることで、ゲート側壁下の領域のオ
ーバーエッチングを防止し、第２のソース・ドレイン領
域の接合深さを任意に設定することが可能となる。
ソース・ドレイン領域をエッチングするに際して異方性
エッチング法を用いることで、ゲート側壁下の領域のオ
ーバーエッチングを防止し、第２のソース・ドレイン領
域の接合深さを任意に設定することが可能となる。
【００５５】( 第４の実施の形態)第１乃至第３の実施
の形態では、ボロン添加シリコン薄膜510aから高温・短
時間熱処理によりボロンを基板中に拡散させ、拡散層51
2 を形成したが、本実施の形態では、より急峻な不純物
プロファイルを実現し、低抵抗化をはかるために、第１
の側壁絶縁膜509a下の基板501 表面をエッチング除去
し、除去した領域に不純物を添加したシリコン薄膜を堆
積することを特徴とする。
の形態では、ボロン添加シリコン薄膜510aから高温・短
時間熱処理によりボロンを基板中に拡散させ、拡散層51
2 を形成したが、本実施の形態では、より急峻な不純物
プロファイルを実現し、低抵抗化をはかるために、第１
の側壁絶縁膜509a下の基板501 表面をエッチング除去
し、除去した領域に不純物を添加したシリコン薄膜を堆
積することを特徴とする。
【００５６】図４(a) 乃至(c) 、及び図５はこの第４の
実施形態を説明するための工程別断面図である。尚、第
１の実施の形態で説明した方法と同様の方法については
第１の実施形態を参照し、その詳細な説明は省略する。
実施形態を説明するための工程別断面図である。尚、第
１の実施の形態で説明した方法と同様の方法については
第１の実施形態を参照し、その詳細な説明は省略する。
【００５７】まず、第１の実施形態において図１(a) 乃
至図１(c) を用いて説明したように、 n型シリコン基板
501 表面に素子分離絶縁膜503 、ｎ型ウェル領域502 、
ゲート酸化膜504 を形成し、多結晶シリコン膜505 、タ
ングステンシリサイド膜506及びシリコン酸化膜507 か
らなるゲート部G 、ゲート部G の第１の側壁絶縁膜509a
等を形成する。
至図１(c) を用いて説明したように、 n型シリコン基板
501 表面に素子分離絶縁膜503 、ｎ型ウェル領域502 、
ゲート酸化膜504 を形成し、多結晶シリコン膜505 、タ
ングステンシリサイド膜506及びシリコン酸化膜507 か
らなるゲート部G 、ゲート部G の第１の側壁絶縁膜509a
等を形成する。
【００５８】次に、例えばダウンフロー法により、フロ
ン14をマイクロ波などで放電させ、フッ素ラジカルを生
成し、基板に供給することにより、図４(a) に示すよう
に、ソース・ドレイン予定領域709 を選択的にエッチン
グする。
ン14をマイクロ波などで放電させ、フッ素ラジカルを生
成し、基板に供給することにより、図４(a) に示すよう
に、ソース・ドレイン予定領域709 を選択的にエッチン
グする。
【００５９】続いて、図４(b) に示すように、例えばジ
クロルシランガス、ジボランガス及び水素ガスを混合さ
せ、熱分解によりボロン添加シリコン薄膜をエッチング
したソース・ドレイン予定領域709 に選択的に堆積し、
これを不純物拡散層710 とする。
クロルシランガス、ジボランガス及び水素ガスを混合さ
せ、熱分解によりボロン添加シリコン薄膜をエッチング
したソース・ドレイン予定領域709 に選択的に堆積し、
これを不純物拡散層710 とする。
【００６０】次に、LP−CVD 法を用いて第１の側壁絶縁
膜509aの側壁に厚さ40nm程度のシリコン窒化膜からなる
第２の側壁絶縁膜711 を形成する。続いて、例えばダウ
ンフローエッチング法により、フロン14をマイクロ波な
どで放電させ、フッ素ラジカルを生成し、基板主面に供
給して露出したソース・ドレイン予定領域を再び選択的
にエッチングする。この時、第２の側壁絶縁膜711 がエ
ッチングマスクとなる。続いて、図４(c) に示すよう
に、例えばジクロルシランガス、ジボランガス及び水素
ガスを混合させ、熱分解によりボロン添加シリコン薄膜
712 をエッチングしたソース・ドレイン予定領域に選択
的に堆積し、これをソース・ドレイン電極712 とする。
膜509aの側壁に厚さ40nm程度のシリコン窒化膜からなる
第２の側壁絶縁膜711 を形成する。続いて、例えばダウ
ンフローエッチング法により、フロン14をマイクロ波な
どで放電させ、フッ素ラジカルを生成し、基板主面に供
給して露出したソース・ドレイン予定領域を再び選択的
にエッチングする。この時、第２の側壁絶縁膜711 がエ
ッチングマスクとなる。続いて、図４(c) に示すよう
に、例えばジクロルシランガス、ジボランガス及び水素
ガスを混合させ、熱分解によりボロン添加シリコン薄膜
712 をエッチングしたソース・ドレイン予定領域に選択
的に堆積し、これをソース・ドレイン電極712 とする。
【００６１】このときのソース・ドレイン予定領域のエ
ッチングに異方性の反応性イオンエッチングを用いて、
図５に示すように、チャネル領域近傍の不純物拡散層81
0 が第２の側壁絶縁膜711 直下に残置した構成としても
よい。
ッチングに異方性の反応性イオンエッチングを用いて、
図５に示すように、チャネル領域近傍の不純物拡散層81
0 が第２の側壁絶縁膜711 直下に残置した構成としても
よい。
【００６２】次に、シリコン基板501 の表面に厚さ25nm
のチタン薄膜( 図示せず) 、厚さ50nnm のチタンナイト
ライド薄膜( 図示せず) をスパッタ法により、順次堆積
する。続いて、窒素雰囲気中、700 ℃で１分間の熱処理
により、チタン薄膜を基板シリコンと反応させ、図４
(c) に示すように、ソース・ドレイン電極712 上にのみ
選択的にチタンシリサイド膜713 を形成する。この後、
例えば、フッ化水素酸の水溶液、硫酸と過酸化水素の混
合溶液によって、チタンナイトライド膜および絶縁膜上
の未反応により残置したチタン薄膜を剥離する。
のチタン薄膜( 図示せず) 、厚さ50nnm のチタンナイト
ライド薄膜( 図示せず) をスパッタ法により、順次堆積
する。続いて、窒素雰囲気中、700 ℃で１分間の熱処理
により、チタン薄膜を基板シリコンと反応させ、図４
(c) に示すように、ソース・ドレイン電極712 上にのみ
選択的にチタンシリサイド膜713 を形成する。この後、
例えば、フッ化水素酸の水溶液、硫酸と過酸化水素の混
合溶液によって、チタンナイトライド膜および絶縁膜上
の未反応により残置したチタン薄膜を剥離する。
【００６３】図６は、側壁絶縁膜下を従来のイオン注入
法で形成した場合と、本発明により形成した場合の接合
深さと層抵抗の関係を比較したものである。これによる
と、従来のイオン注入法の場合、高濃度にドーパントを
含有した拡散層を形成しようとした場合、500 オングス
トローム以下の接合深さを得ることは困難であるが、本
発明により形成した場合は、接合深さ0.01μm において
も0.3 Ωcmと低抵抗な拡散層を形成することができるこ
とがわかる。また、図７に熱処理後の両者の層抵抗の変
化を示す。本発明により形成した拡散層は、ボロン添加
シリコン薄膜中に高濃度にボロンを含有しており、これ
が拡散源となって基板中に拡散するため、接合深さは従
来のイオン注入による拡散層と同じであっても、低抵抗
な拡散層がえられる。
法で形成した場合と、本発明により形成した場合の接合
深さと層抵抗の関係を比較したものである。これによる
と、従来のイオン注入法の場合、高濃度にドーパントを
含有した拡散層を形成しようとした場合、500 オングス
トローム以下の接合深さを得ることは困難であるが、本
発明により形成した場合は、接合深さ0.01μm において
も0.3 Ωcmと低抵抗な拡散層を形成することができるこ
とがわかる。また、図７に熱処理後の両者の層抵抗の変
化を示す。本発明により形成した拡散層は、ボロン添加
シリコン薄膜中に高濃度にボロンを含有しており、これ
が拡散源となって基板中に拡散するため、接合深さは従
来のイオン注入による拡散層と同じであっても、低抵抗
な拡散層がえられる。
【００６４】図８に、図１１(a) 乃至(i) を用いて説明
した従来例１の製造方法によるＭＯＳＦＥＴ、図１２
(a) 乃至(g) を用いて説明した従来例２の製造方法によ
るＭＯＳＦＥＴ、及び本発明の第１の実施の形態による
ＭＯＳＦＥＴに互いに異導電型のＭＯＳＦＥＴを相補的
に備えたＣＭＯＳＦＥＴ１個あたりの遅延時間を比較し
た結果を示す。これによれば、第１の実施形態によるＣ
ＭＯＳＦＥＴは、従来のいずれの製造方法による場合よ
りも、遅延時間が大幅に減少してい。これは、第２の側
壁絶縁膜下を含むソース・ドレイン電極510a、510bに、
高濃度にドーパントを含んだ低抵抗なシリコン薄膜を用
いた構造にすることで、不純物拡散層の層抵抗を低減で
きた結果であり、また、第１の側壁絶縁膜の膜厚はゲー
ト電極とソース・ドレイン電極間の絶縁を保つことが可
能な厚さまで薄くすることで、ソース・ドレイン電極端
とゲート電極間のオフセットを小さくすることができた
結果である。
した従来例１の製造方法によるＭＯＳＦＥＴ、図１２
(a) 乃至(g) を用いて説明した従来例２の製造方法によ
るＭＯＳＦＥＴ、及び本発明の第１の実施の形態による
ＭＯＳＦＥＴに互いに異導電型のＭＯＳＦＥＴを相補的
に備えたＣＭＯＳＦＥＴ１個あたりの遅延時間を比較し
た結果を示す。これによれば、第１の実施形態によるＣ
ＭＯＳＦＥＴは、従来のいずれの製造方法による場合よ
りも、遅延時間が大幅に減少してい。これは、第２の側
壁絶縁膜下を含むソース・ドレイン電極510a、510bに、
高濃度にドーパントを含んだ低抵抗なシリコン薄膜を用
いた構造にすることで、不純物拡散層の層抵抗を低減で
きた結果であり、また、第１の側壁絶縁膜の膜厚はゲー
ト電極とソース・ドレイン電極間の絶縁を保つことが可
能な厚さまで薄くすることで、ソース・ドレイン電極端
とゲート電極間のオフセットを小さくすることができた
結果である。
【００６５】図９に、従来例１によるＭＯＳＦＥＴと第
１の実施の形態によるＭＯＳＦＥＴのゲート電圧−ドレ
イン電流の関係を調べた結果を示す。これによると、従
来のイオン注入により形成された浅い拡散層の場合、ゲ
ート電圧を印加していない場合でも、高いドレイン電流
であるのに対し、第１の実施の形態により形成すると、
ゲート電圧が約0.2 Ｖ以下ではドレイン電圧は測定限界
以下となっており、改善されていることがわかる。
１の実施の形態によるＭＯＳＦＥＴのゲート電圧−ドレ
イン電流の関係を調べた結果を示す。これによると、従
来のイオン注入により形成された浅い拡散層の場合、ゲ
ート電圧を印加していない場合でも、高いドレイン電流
であるのに対し、第１の実施の形態により形成すると、
ゲート電圧が約0.2 Ｖ以下ではドレイン電圧は測定限界
以下となっており、改善されていることがわかる。
【００６６】シリサイドは通常、拡散層上に金属薄膜を
形成し、これとシリコンとを反応させてシリサイドを形
成する。しかし、従来のイオン注入により形成した拡散
層では、接合深さが浅くなるほどシリサイド界面と接合
界面が接近し、基板中に拡散した金属がキャリアの生成
・再結合中心となり、ここが局所的なリークパスとなる
可能性が高くなる。これに対し、本発明においては、各
実施の形成に示したように、ソース・ドレイン電極の第
１のシリコン薄膜及び第２のシリコン薄膜のために拡散
層上面が基板から持ち上がった位置となり、接合深さが
浅くなっても、シリサイド界面を接合界面に接近させる
ことなく形成できるので、これによる接合リークを抑止
することができる。このとき、本実施例では、ボロン添
加シリコン薄膜の堆積を、ジクロルシランガス、ジボラ
ンガス及び水素ガスを混合させ、熱分解により形成して
いるが、堆積したシリコン薄膜は、通常エピタキシャル
成長膜となる。この場合、堆積膜の成長端部はファセッ
トが形成されるが、図１０に示すように、第１のシリコ
ン薄膜からなる906 は側壁絶縁膜905 下に、第２のシリ
コン薄膜909 表面は基板表面より持ち上がった位置とす
ることができるので、実効的な膜厚の薄い成長端部のフ
ァセットが伴っても、シリサイド化に対して影響ない。
形成し、これとシリコンとを反応させてシリサイドを形
成する。しかし、従来のイオン注入により形成した拡散
層では、接合深さが浅くなるほどシリサイド界面と接合
界面が接近し、基板中に拡散した金属がキャリアの生成
・再結合中心となり、ここが局所的なリークパスとなる
可能性が高くなる。これに対し、本発明においては、各
実施の形成に示したように、ソース・ドレイン電極の第
１のシリコン薄膜及び第２のシリコン薄膜のために拡散
層上面が基板から持ち上がった位置となり、接合深さが
浅くなっても、シリサイド界面を接合界面に接近させる
ことなく形成できるので、これによる接合リークを抑止
することができる。このとき、本実施例では、ボロン添
加シリコン薄膜の堆積を、ジクロルシランガス、ジボラ
ンガス及び水素ガスを混合させ、熱分解により形成して
いるが、堆積したシリコン薄膜は、通常エピタキシャル
成長膜となる。この場合、堆積膜の成長端部はファセッ
トが形成されるが、図１０に示すように、第１のシリコ
ン薄膜からなる906 は側壁絶縁膜905 下に、第２のシリ
コン薄膜909 表面は基板表面より持ち上がった位置とす
ることができるので、実効的な膜厚の薄い成長端部のフ
ァセットが伴っても、シリサイド化に対して影響ない。
【００６７】また、上述した各実施の形態において、堆
積したボロン添加シリコン薄膜は多結晶シリコン膜でも
よく、又、アモルファスで堆積してもよい。アモルファ
スで堆積する場合、減圧反応装置内で、まず例えば四フ
ッ化炭素 (CF4 ) ガスのマイクロ波放電により、生成さ
れた活性種を基板90１の主表面に供給する。これによ
り、絶縁膜表面にフッ素を多量に残留させる。この後、
基板を真空中或いは非酸化性雰囲気中でシリコン成膜工
程に移行する。ついで、例えば、400 ℃でジシランガ
ス，及びジボランガスを流す。このジシランガスおよび
ジボランガスはシリコン基板表面でのみ熱分解をして、
選択的にアモルファス状のボロン添加シリコン薄膜が堆
積する。次いで、600 ℃、２時間の熱処理を施すことに
より、アモルファス状のボロン添加シリコン薄膜は結晶
化し、低抵抗な拡散層を形成することができる。
積したボロン添加シリコン薄膜は多結晶シリコン膜でも
よく、又、アモルファスで堆積してもよい。アモルファ
スで堆積する場合、減圧反応装置内で、まず例えば四フ
ッ化炭素 (CF4 ) ガスのマイクロ波放電により、生成さ
れた活性種を基板90１の主表面に供給する。これによ
り、絶縁膜表面にフッ素を多量に残留させる。この後、
基板を真空中或いは非酸化性雰囲気中でシリコン成膜工
程に移行する。ついで、例えば、400 ℃でジシランガ
ス，及びジボランガスを流す。このジシランガスおよび
ジボランガスはシリコン基板表面でのみ熱分解をして、
選択的にアモルファス状のボロン添加シリコン薄膜が堆
積する。次いで、600 ℃、２時間の熱処理を施すことに
より、アモルファス状のボロン添加シリコン薄膜は結晶
化し、低抵抗な拡散層を形成することができる。
【００６８】上述の各実施の形態では、ボロン添加シリ
コン薄膜堆積用ガスとして、ジクロルシランガスとジボ
ランガスを取り上げたが、ガス種に限定はなく、シリコ
ン層を形成することができるガスであればよい。例え
ば、シランやジシランをはじめ、SiCl4 、 SiF4 、 Si2
H4 Cl2 、 SiH2 F 2 、Si2 H2 Cl4 、Si2 Cl6 、Si2H
4 F 2 、Si、Si2 H2 F 4 、Si2 F 6 でも適用可能であ
る。また不純物添加シリコン層を堆積しようとする際
は、これらのガスにジボラン以外に三塩化硼素(BCl3 )
や三フッ化硼素 (BF3 )など、ｎチャネルＭＯＳＦＥＴ
に対しては、ホスフィン(PH 3 ) やアルシン(AsH3 ) 、
あるいはリンや砒素を含むハロゲン化物などを混合させ
ればよい。更に、アモルファスシリコン膜を露出したシ
リコン基板表面上にのみ選択的に堆積するための前処理
として、CF4 を用いてマイクロ波放電によりフッ素ラジ
カルを生成したが、この方法は他のハロゲン系材料でも
よい。またこのときのシリコン薄膜堆積用ガスとして
は、ジクロルシランに限らず、700 ℃以下で分解しシリ
コン薄膜を形成することができるガスであればよい。そ
の他、本発明の主旨に逸脱しない範囲で種々変形して実
施可能である。
コン薄膜堆積用ガスとして、ジクロルシランガスとジボ
ランガスを取り上げたが、ガス種に限定はなく、シリコ
ン層を形成することができるガスであればよい。例え
ば、シランやジシランをはじめ、SiCl4 、 SiF4 、 Si2
H4 Cl2 、 SiH2 F 2 、Si2 H2 Cl4 、Si2 Cl6 、Si2H
4 F 2 、Si、Si2 H2 F 4 、Si2 F 6 でも適用可能であ
る。また不純物添加シリコン層を堆積しようとする際
は、これらのガスにジボラン以外に三塩化硼素(BCl3 )
や三フッ化硼素 (BF3 )など、ｎチャネルＭＯＳＦＥＴ
に対しては、ホスフィン(PH 3 ) やアルシン(AsH3 ) 、
あるいはリンや砒素を含むハロゲン化物などを混合させ
ればよい。更に、アモルファスシリコン膜を露出したシ
リコン基板表面上にのみ選択的に堆積するための前処理
として、CF4 を用いてマイクロ波放電によりフッ素ラジ
カルを生成したが、この方法は他のハロゲン系材料でも
よい。またこのときのシリコン薄膜堆積用ガスとして
は、ジクロルシランに限らず、700 ℃以下で分解しシリ
コン薄膜を形成することができるガスであればよい。そ
の他、本発明の主旨に逸脱しない範囲で種々変形して実
施可能である。
【００６９】
【発明の効果】本発明によれば、基板表面より浅く、か
つ低抵抗なソース・ドレイン電極を有する電界効果型ト
ランジスタを形成することが可能となる。
つ低抵抗なソース・ドレイン電極を有する電界効果型ト
ランジスタを形成することが可能となる。
【図１】本発明の第１の実施の形態に係る電界効果型ト
ランジスタの製造方法を示す工程別断面図である。
ランジスタの製造方法を示す工程別断面図である。
【図２】本発明の第２の実施の形態に係る電界効果型ト
ランジスタの製造方法の一部を示す工程別断面図であ
る。
ランジスタの製造方法の一部を示す工程別断面図であ
る。
【図３】本発明の第３の実施の形態に係る電界効果型ト
ランジスタの製造方法の一部を示す工程別断面図であ
る。
ランジスタの製造方法の一部を示す工程別断面図であ
る。
【図４】本発明の第４の実施の形態に係る電界効果型ト
ランジスタの製造方法の一部を示す工程断面図である。
ランジスタの製造方法の一部を示す工程断面図である。
【図５】本発明の第４の実施の形態に係る電界効果型ト
ランジスタの製造方法の変形例をを示す工程断面図であ
る。
ランジスタの製造方法の変形例をを示す工程断面図であ
る。
【図６】第１の実施の形態によるＭＯＳＦＥＴの接合深
さとシート抵抗の関係を従来の方法によるＭＯＳＦＥＴ
のそれと比較して示した図である。
さとシート抵抗の関係を従来の方法によるＭＯＳＦＥＴ
のそれと比較して示した図である。
【図７】第１の実施の形態によるＭＯＳＦＥＴの接合深
さとシート抵抗の関係を従来の方法によるＭＯＳＦＥＴ
のそれと比較して示した図である。
さとシート抵抗の関係を従来の方法によるＭＯＳＦＥＴ
のそれと比較して示した図である。
【図８】第１の実施の形態によるＭＯＳＦＥＴの遅延時
間を従来の方法によるＭＯＳＦＥＴのそれと比較して示
した図である。
間を従来の方法によるＭＯＳＦＥＴのそれと比較して示
した図である。
【図９】第１の実施の形態によるＭＯＳＦＥＴのI-V 特
性を従来の方法によるＭＯＳＦＥＴのそれと比較して示
した図である。
性を従来の方法によるＭＯＳＦＥＴのそれと比較して示
した図である。
【図１０】本発明の他の実施の形態を説明するための断
面図である。
面図である。
【図１１】本発明の従来技術である、ソース・ドレイン
電極を不純物のイオン注入と注入したイオンの活性化に
より形成したＭＯＳＦＥＴの製造方法を示す工程断面図
である。
電極を不純物のイオン注入と注入したイオンの活性化に
より形成したＭＯＳＦＥＴの製造方法を示す工程断面図
である。
【図１２】本発明の他の従来技術である、ソース・ドレ
イン電極を不純物添加シリコン薄膜をエッチング除去し
た半導体基板表面に堆積することにより形成するＭＯＳ
ＦＥＴの製造方法を示す工程別断面図である。
イン電極を不純物添加シリコン薄膜をエッチング除去し
た半導体基板表面に堆積することにより形成するＭＯＳ
ＦＥＴの製造方法を示す工程別断面図である。
【図１３】反応性エッチングによる縦方向と横方向のエ
ッチング速度の関係を示す特性図である。
ッチング速度の関係を示す特性図である。
20１、301 、501 …ｎ型シリコン基板
202 、302 、…ウェル領域
203 、303 、503 …素子分離絶縁膜
204 、304 、504 …ゲート絶縁膜
205 、305 、505 …不純物添加多結晶シリコン膜
206 、306 、506 …タングステンシリサイド膜
207 、307 、507 …シリコン酸化膜
208 …注入する不純物
211 、304 …側壁絶縁膜
209 、512 、…LDD 領域
213 、310 、510a、510b、509c、509d、512 、610a、61
0b、612 、710 、712 …不純物拡散層 214 、513 、513a、513b、613 …チタンシリサイド膜 215 、 312、514 、614 …シリコン酸化膜 216 、313 、515 、615 …コンタクトホール 217 、314 、516 、616 …ソース・ドレイン用配線 509a…第１の側壁絶縁膜 509b，609b，711 …第２の側壁絶縁膜
0b、612 、710 、712 …不純物拡散層 214 、513 、513a、513b、613 …チタンシリサイド膜 215 、 312、514 、614 …シリコン酸化膜 216 、313 、515 、615 …コンタクトホール 217 、314 、516 、616 …ソース・ドレイン用配線 509a…第１の側壁絶縁膜 509b，609b，711 …第２の側壁絶縁膜
フロントページの続き
(56)参考文献 特開 平３−44077（ＪＰ，Ａ)
特開 平３−46276（ＪＰ，Ａ)
特開 平６−21450（ＪＰ，Ａ)
特開 平７−273326（ＪＰ，Ａ)
特開 平５−182968（ＪＰ，Ａ)
特開 昭63−292679（ＪＰ，Ａ)
特開 平９−135029（ＪＰ，Ａ)
特開 平９−45913（ＪＰ，Ａ)
特開 平７−263678（ＪＰ，Ａ)
特開 平８−330582（ＪＰ，Ａ)
特開 平９−312391（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (4)
- 【請求項１】半導体基板の一主面にゲート絶縁膜及びゲ
ート電極を順次形成する工程と、前記ゲート電極の側壁
に第1の側壁絶縁膜を形成する工程と、前記ゲート電極
及び前記第1の側壁絶縁膜に隣接する前記半導体基板の
主面のソース・ドレイン予定領域に不純物を添加した第
1の半導体膜を選択的に堆積し、この半導体膜から前記
半導体基板内に前記不純物を拡散させることにより第1
のソース・ドレイン領域を形成する工程と、前記第1の
側壁絶縁膜に隣接する第2の側壁絶縁膜を形成する工程
と、前記ゲート電極、前記第1の側壁絶縁膜、及び前記
第2の側壁絶縁膜をマスクに、前記主面のソース・ドレ
イン予定領域をエッチング除去する工程と、前記エッチ
ング除去したソース・ドレイン予定領域に、不純物を添
加した第2の半導体膜を選択的に堆積し、前記第1のソー
ス・ドレイン領域とともにソース・ドレイン電極を構成
する第2のソース・ドレイン領域を形成する工程とを具
備することを特徴とする電界効果型トランジスタの製造
方法。 - 【請求項２】前記第1のソース・ドレイン領域の表面に
前記基板の半導体物質と高融点金属との化合物膜を形成
する工程を具備することを特徴とする請求項１記載の電
界効果型トランジスタの製造方法。 - 【請求項３】前記第1の側壁絶縁膜の膜厚は、前記第2の
側壁絶縁膜の膜厚より薄いことを特徴とする請求項１記
載の電界効果型トランジスタの製造方法。 - 【請求項４】前記第 1 の側壁絶縁膜は、シリコン窒化膜
よりなることを特徴とする請求項１記載の電界効果型ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35033197A JP3487541B2 (ja) | 1997-12-19 | 1997-12-19 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35033197A JP3487541B2 (ja) | 1997-12-19 | 1997-12-19 | 電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11186542A JPH11186542A (ja) | 1999-07-09 |
| JP3487541B2 true JP3487541B2 (ja) | 2004-01-19 |
Family
ID=18409766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35033197A Expired - Fee Related JP3487541B2 (ja) | 1997-12-19 | 1997-12-19 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3487541B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7195985B2 (en) * | 2005-01-04 | 2007-03-27 | Intel Corporation | CMOS transistor junction regions formed by a CVD etching and deposition sequence |
-
1997
- 1997-12-19 JP JP35033197A patent/JP3487541B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11186542A (ja) | 1999-07-09 |
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