JPH11186236A - エッチング方法 - Google Patents
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Abstract
リコン窒化膜を得ることができるように改良されたエッ
チング方法を提供することを主要な目的とする。 【解決手段】 段差のあるパターン2を覆うように形成
されたシリコン窒化膜5を、CH2 F2 とO2 を含む混
合ガスのプラズマを用いてドライエッチングする。これ
によって、パターン2の側壁に、自己整合的に、シリコ
ン窒化膜のサイドウォールスペーサ7を形成する。
Description
グ方法に関するものであり、より特定的には、DRA
M、SRAM等のメモリセルに使用する、シリコン窒化
膜ストッパ方式のセルフアライン直接コンタクトの形成
のためのエッチング方法に関する。
方法としては、熱リン酸を用いるウエットエッチング法
や、特公平6−12765号公報に示されるCH2 F2
またはCH3 Fを用いるドライエッチング方法が知られ
ている。
ン窒化膜ストッパ方式のセルフアライン直接コンタクト
構造のメモリセル部において、シリコン窒化膜のエッチ
ング時に、ストッパ層に供したシリコン窒化膜をウエッ
トエッチングで除去した場合、エッチングが等方的に進
行するため、シリコン窒化膜を、パターンの側壁に残せ
ないという問題点があった。
の反応性イオンエッチング装置(RIE)を用い、反応
ガスとして一般的な、CF4 やCHF3 等を用いた場合
は、スパッタ作用のために、パターンの側壁部でのエッ
チング速度がホール底より高くなり、必要な高さの、シ
リコン窒化膜のサイドウォールを形成することが困難で
あった。また、特公平6−12765号公報に示される
ドライエッチング方法でエッチングした場合、シリコン
窒化膜に対するシリコン酸化膜の選択比が10以上であ
るため、シリコン窒化膜の下層にあるシリコン酸化膜で
エッチングが停止し、電気的なコンタクトがとれないと
いう問題点があった。
ためになされたもので、パターンの側壁部において、十
分な膜厚を有するシリコン窒化膜を得ることができるよ
うに改良されたエッチング方法を提供することを目的と
する。
段差のあるパターンの側壁に、自己整合的に、シリコン
窒化膜のサイドウォールスペーサを形成するエッチング
方法にかかる。上記パターンを覆うように形成されたシ
リコン窒化膜を、CH2 F2 とO2 を含む混合ガスのプ
ラズマを用いてドライエッチングする。
化膜をCH2 F2 とO2 を含む混合ガスのプラズマを用
いてドライエッチングするので、選択比を酸素分圧によ
って、容易に変化させることができる。
コン窒化膜が、酸化膜を介在させて、上記パターンを覆
うように形成されている。
化膜が、酸化膜を介在させてパターンを覆うように形成
されているので、ホットキャリアの発生を抑制しつつ、
シリコン窒化膜のサイドウォールをさらに高く残すこと
ができる。
に対するO2 の混合比を、25〜40%にして、上記エ
ッチングを行なう。
比を25〜40%にするので、シリコン窒化膜とシリコ
ン酸化膜との選択比を2〜3の範囲内にすることができ
る。
コン窒化膜をエッチングした後、上記酸化膜を、シリコ
ン窒化膜に対する酸化膜の選択比を1以下にした条件
で、エッチングする。
窒化膜に対する酸化膜の選択比を1以下にした条件でエ
ッチングするので、シリコン窒化膜のサイドウォール
を、より高く形成できる。
コン窒化膜のエッチングを、その開孔径が0.1〜0.
5μmの開孔を有するエッチングマスクを用い、開孔面
積が小さくなるにつれて、シリコン窒化膜のエッチング
速度が高くなるようなエッチング条件で、上記エッチン
グを行なう。
が小さくなるにつれて、シリコン窒化膜のエッチング速
度が高くなるようなエッチング条件で、エッチングを行
なうので、セルフアライン直接コンタクトを形成するた
めのシリコン窒化膜のエッチングに適用した場合、ホー
ル底のエッチング速度が高くなり、一方、ホール径の大
きいシリコン窒化膜サイドウォール部分では、速度の制
御が可能となる。
ル構造上の直接コンタクトの形成の際に、上記エッチン
グが行なわれる。
ル構造上の直接コンタクトの形成の際に、上記エッチン
グを行なうので、パターンの側壁部において、十分な膜
厚を有するシリコン窒化膜を備えるメモリセルが得られ
る。
チングは、平行平板型エッチング装置を用いて行なわれ
る。
型エッチング装置を用いるので、汎用のエッチング装置
で、本発明を実施することができる。
アライン直接コンタクトの製造方法に関する。
図示はしないがゲート酸化膜を介在させてゲート配線1
(ドープトアモルファスシリコンで形成される)および
ゲート配線2(WSiで形成される)が形成されてい
る。ゲート配線1およびゲート配線2は、酸化膜のハー
ドマスク3を用いて、アモルファスシリコン膜とタング
ステンシリサイド膜をエッチングすることによって得ら
れる。ゲート配線1およびゲート配線2を被覆するよう
に、ホットキャリア対策としての下敷きTEOS膜4
を、半導体基板30の上に形成する。ゲート配線1およ
びゲート配線2を覆うように、シリコン窒化膜ストッパ
層5を形成する。半導体基板30の上に層間絶縁膜6
(SiO2 )を形成し、これを平坦化し、その後、層間
絶縁膜6の上にレジストマスク8を、写真製版により形
成する。
を用いて、層間絶縁膜6のエッチングを行ない、このエ
ッチングをシリコン窒化膜ストッパ層5の表面で止め
る。次に、レジストマスク8を除去する。
たシリコン窒化膜ストッパ層5を、コンタクトホールの
底にシリコン窒化膜の残膜が残らないような十分な時間
でエッチングし、ホールを開孔させる。図3は、少しオ
ーバーエッチングした状態を描いている。
エッチングした際に生じるシリコンの変質層を、フロン
系ガスを主とする反応ガスでドライエッチングして除去
する。この際、ゲート配線1,2とその後に形成される
ビット線との間を、電気的に分離するために、ゲート配
線1,2の側壁部に、シリコン窒化膜サイドウォール7
を残す必要がある。次に、図示しないが、ホール内にビ
ット線を埋込むとメモリセルが完成する。
形成するためのエッチングに用いるエッチング装置の概
略図である。このエッチング装置は、一般に平行平板型
と呼ばれる装置である。
が対向して設けられている。高周波電源13は電極12
に接続されている。電極12上に、ウェハ18が設置さ
れる。チャンバ15内は、ターボ分子ポンプ14によ
り、10-5Torr程度に排気される。エッチング時に
は、CH2 F2 およびO2 からなる混合ガスが、ガス導
入口16からチャンバ15内に導入される。チャンバ1
5内を数百mTorr程度に保った後、高周波電源13
より電力を印加することによりプラズマを発生させる。
これによって、ウェハ18の表面のエッチングが行なわ
れる。なお、エッチング中は、ウェハ18は冷却器17
により冷却され、ウェハ18の温度が制御される。
Arで希釈しつつ、CH2 F2 とO 2 の混合比を変化さ
せた場合に得られた、O2 混合比と、シリコン窒化膜、
シリコン酸化膜のエッチング速度および選択比の関係を
図6に示す。
高くなるにつれて、シリコン窒化膜の、シリコン酸化膜
に対する選択比は向上する。しかし、選択比が3を超え
る領域すなわち酸素混合比が40%以上の領域では、エ
ッチング雰囲気中のフッ素ラジカルが過剰となり、等方
的なエッチングとなった。また、選択比が2を下回る、
酸素混合比が25%以下の領域では、炭素とフッ素を成
分とする保護膜が過剰に形成されるためにエッチングが
停止し、開孔不良が生じた。
酸素分圧の領域でエッチングすることが望ましい。この
条件を、シリコン窒化膜ストッパ方式のセルフアライン
直接コンタクトを形成するためのシリコン窒化膜のエッ
チングに適用した結果、十分な高さのシリコン窒化膜の
サイドウォールが形成できることが確認された。
孔径が0.1〜0.5μm程度の範囲において、コンタ
クトホールの下部に進むにつれて、すなわち、開孔径が
小さくなるほどエッチング速度が高くなる。したがっ
て、セルフアライン直接コンタクトを形成するためのシ
リコン窒化膜のエッチングに適用した場合、ホール底の
エッチング速度は高くなり、一方、ホール径の大きいシ
リコン窒化膜サイドウォール部分では、速度の制御が可
能となり、その結果、窒化膜サイドウォール形成に有利
な効果が得られることがわかった。
敷きTEOS膜を同一のエッチング条件で除去する場合
を例示して、説明した。しかし、同一条件下で、下敷き
TEOS膜もエッチングする場合、シリコン窒化膜の、
シリコン酸化膜に対する選択比が2〜3のエッチング条
件であるため、下敷きTEOS膜のエッチング中に、下
敷きTEOS膜の膜厚の2〜3倍のシリコン窒化膜がエ
ッチングされる。したがって、シリコン窒化膜サイドウ
ォールをさらに高く残す必要がある場合には、以下の2
段階のエッチングをすることが望ましい。
説明した条件で、下敷きTEOS膜上にシリコン窒化膜
ストッパ層の残膜が残らないような適正なオーバーエッ
チ量を設定して、エッチングする。
エッチング速度がほぼ同等となる条件(あるいは、シリ
コン窒化膜に対する酸化膜の選択比を1以下にした条
件)、たとえばフロン系ガスとArの混合ガスを反応ガ
スとして用いるという条件で、下敷きTEOS膜をエッ
チングし、ホールを形成する。このように、2段階エッ
チングした場合は、得られるシリコン窒化膜サイドウォ
ールの高さは、同一条件の処理で得られるものより、下
敷きTEOS膜の膜厚の2倍以上高くできる。その結
果、絶縁マージンが大きくなるという効果が得られた。
ルスペーサがない構造において、セルフアライン直接コ
ンタクトを形成する場合のエッチングについて例示し
た。しかし、この発明はこれに限られるものではない。
に、シリコン酸化膜のサイドウォール10が設けられて
いる構造のものに本発明を適用しても、同様の効果が得
られる。
トマスク8をマスクにして、層間絶縁膜6をエッチング
し、このエッチングを、シリコン窒化膜ストッパ層5の
表面で止める。
たシリコン窒化膜5を、ホール底にシリコン窒化膜の残
膜が残らないような十分な時間でエッチングし、ホール
を開孔させる。実施の形態3によれば、酸化膜のサイド
ウォールスペーサ10が存在するので、ゲート配線1,
2とその後に形成される導電性配線間における電気的耐
圧が十分に確保される。
3では、メモリセル部のビットラインコンタクトに本発
明を適用した場合について説明したが、この発明はこれ
ら限られるものではない。すなわち、本発明を、ストレ
ージノードコンタクトの形成に適用しても、同様の効果
が得られる。
2 とO2 を含む混合ガスのプラズマを用いてドライエッ
チングするので、十分な高さのシリコン窒化膜のサイド
ウォールが形成することができる。
化膜が、酸化膜を介在させて、パターンを覆うように形
成されているので、ホットキャリアの発生を抑制しつ
つ、シリコン窒化膜のサイドウォールの高さを、さらに
高くできる。その結果、絶縁マージンが大きくなるとい
う効果を奏する。
に対するO2 の混合比を25〜40%にして、エッチン
グを行なうので、選択比を2〜3の範囲内にすることが
でき、ひいては十分な高さのシリコン窒化膜のサイドウ
ォールが形成できるという効果を奏する。
窒化膜をエッチングした後、酸化膜を、シリコン窒化膜
に対する酸化膜の選択比を1以下にした条件でエッチン
グするので、シリコン窒化膜のサイドウォールの高さ
を、さらに高くすることができる。その結果、絶縁マー
ジンが大きくなるという効果を奏する。
径が0.1〜0.5μmの開孔を有するエッチングマス
クを用い、開孔面積が小さくなるにつれて、シリコン窒
化膜のエッチング速度が高くなるような条件で、エッチ
ングを行なうので、ホール底のエッチング速度を高くす
ることができ、一方、ホール径の大きいシリコン窒化膜
のサイドウォール部分で、速度の制御が可能になるとい
う効果を奏する。
ル構造上の直接コンタクトの形成の際に、上記エッチン
グを行なうので、絶縁マージンの大きいメモリセルが得
られるという効果を奏する。
型エッチング装置を用いてエッチングを行なうので、汎
用の技術を用いて本発明を実施することができる。
順序の第1の工程における半導体装置の断面図である。
順序の第2の工程における半導体装置の断面図である。
順序の第3の工程における半導体装置の断面図である。
順序の第4の工程における半導体装置の断面図である。
代表的なエッチング装置の概念図である。
グ速度と、CH2 F 2 +O2 ガス中のO2 混合比との関
係を示すグラフ図である。
順序の第1の工程における半導体装置の断面図である。
順序の第2の工程における半導体装置の断面図である。
順序の第3の工程における半導体装置の断面図である。
ルスペーサ。
Claims (7)
- 【請求項1】 段差のあるパターンの側壁に、自己整合
的に、シリコン窒化膜のサイドウォールスペーサを形成
するエッチング方法であって、 前記パターンを覆うように形成されたシリコン窒化膜
を、CH2 F2 とO2 を含む混合ガスのプラズマを用い
てドライエッチングする工程を備えるエッチング方法。 - 【請求項2】 前記シリコン窒化膜は、酸化膜を介在さ
せて、前記パターンを覆うように形成されている、請求
項1に記載のエッチング方法。 - 【請求項3】 前記CH2 F2 に対する前記O2 の混合
比を、25〜40%にして、前記エッチングを行なう、
請求項2に記載のエッチング方法。 - 【請求項4】 前記シリコン窒化膜をエッチングした
後、前記酸化膜を、シリコン窒化膜に対する酸化膜の選
択比を1以下にした条件でエッチングする、請求項2に
記載のエッチング方法。 - 【請求項5】 前記シリコン窒化膜のエッチングを、そ
の開孔径が0.1〜0.5μmの開孔を有するエッチン
グマスクを用い、 開孔面積が小さくなるにつれて、シリコン窒化膜のエッ
チング速度が高くなるようなエッチング条件で行なう、
請求項1に記載のエッチング方法。 - 【請求項6】 前記エッチングは、メモリセル構造上の
直接コンタクトの形成の際において行なわれる、請求項
1に記載のエッチング方法。 - 【請求項7】 平行平板型エッチング装置を用いて、前
記エッチングを行なう、請求項1に記載のエッチング方
法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001127174A (ja) * | 1999-10-25 | 2001-05-11 | Mitsubishi Electric Corp | 半導体装置 |
JP2002100612A (ja) * | 2000-09-25 | 2002-04-05 | Sony Corp | エッチング方法および半導体装置の製造方法 |
JP2017168645A (ja) * | 2016-03-16 | 2017-09-21 | 東芝メモリ株式会社 | 半導体装置の製造方法 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0945896B1 (en) * | 1996-10-11 | 2005-08-10 | Tokyo Electron Limited | Plasma etching method |
JPH11186236A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | エッチング方法 |
US6380096B2 (en) * | 1998-07-09 | 2002-04-30 | Applied Materials, Inc. | In-situ integrated oxide etch process particularly useful for copper dual damascene |
JP2000077625A (ja) * | 1998-08-31 | 2000-03-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
TW486733B (en) * | 1999-12-28 | 2002-05-11 | Toshiba Corp | Dry etching method and manufacturing method of semiconductor device for realizing high selective etching |
JP3383939B2 (ja) * | 2000-01-26 | 2003-03-10 | 日本電気株式会社 | ドライエッチング方法 |
JP2001250944A (ja) * | 2000-03-07 | 2001-09-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6716759B2 (en) * | 2001-05-11 | 2004-04-06 | Micron Technology, Inc. | Etch of silicon nitride selective to silicon and silicon dioxide useful during the formation of a semiconductor device |
US6498067B1 (en) | 2002-05-02 | 2002-12-24 | Taiwan Semiconductor Manufacturing Company | Integrated approach for controlling top dielectric loss during spacer etching |
KR100449999B1 (ko) * | 2002-07-16 | 2004-09-30 | 주식회사 하이닉스반도체 | 식각속도의 제어가 용이한 반도체소자 제조방법 |
JP2004063731A (ja) * | 2002-07-29 | 2004-02-26 | Matsushita Electric Ind Co Ltd | 多層配線の形成方法及びその検査方法 |
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US5286344A (en) * | 1992-06-15 | 1994-02-15 | Micron Technology, Inc. | Process for selectively etching a layer of silicon dioxide on an underlying stop layer of silicon nitride |
JPH0612765A (ja) * | 1992-06-25 | 1994-01-21 | Sony Corp | ディスクドライブ装置 |
US5350705A (en) * | 1992-08-25 | 1994-09-27 | National Semiconductor Corporation | Ferroelectric memory cell arrangement having a split capacitor plate structure |
JPH07161702A (ja) * | 1993-10-29 | 1995-06-23 | Applied Materials Inc | 酸化物のプラズマエッチング方法 |
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US5726100A (en) * | 1996-06-27 | 1998-03-10 | Micron Technology, Inc. | Method of forming contact vias and interconnect channels in a dielectric layer stack with a single mask |
JPH11186236A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | エッチング方法 |
-
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1999
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001127174A (ja) * | 1999-10-25 | 2001-05-11 | Mitsubishi Electric Corp | 半導体装置 |
JP2002100612A (ja) * | 2000-09-25 | 2002-04-05 | Sony Corp | エッチング方法および半導体装置の製造方法 |
JP2017168645A (ja) * | 2016-03-16 | 2017-09-21 | 東芝メモリ株式会社 | 半導体装置の製造方法 |
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