JP3383939B2 - ドライエッチング方法 - Google Patents

ドライエッチング方法

Info

Publication number
JP3383939B2
JP3383939B2 JP2000017685A JP2000017685A JP3383939B2 JP 3383939 B2 JP3383939 B2 JP 3383939B2 JP 2000017685 A JP2000017685 A JP 2000017685A JP 2000017685 A JP2000017685 A JP 2000017685A JP 3383939 B2 JP3383939 B2 JP 3383939B2
Authority
JP
Japan
Prior art keywords
etching
gas
insulating film
dry etching
bromine
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000017685A
Other languages
English (en)
Other versions
JP2001210618A (ja
Inventor
靖彦 上田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2000017685A priority Critical patent/JP3383939B2/ja
Priority to US09/754,638 priority patent/US6562721B2/en
Publication of JP2001210618A publication Critical patent/JP2001210618A/ja
Application granted granted Critical
Publication of JP3383939B2 publication Critical patent/JP3383939B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はドライエッチング方
法に係わり、特に半導体ウエハに半導体デバイス構造を
形成する際のドライエッチング方法に関するものであ
る。
【0002】
【従来の技術】半導体デバイスで絶縁膜として一般的に
用いられている材料はSiO2 である。特に層間膜とし
て使用されているため、コンタクトホール(ビアホー
ル)や溝配線用の溝の形成など半導体デバイスのドライ
エッチング工程の中で最も用途が多い。
【0003】その中でエッチング深さを均一にするため
に用いられるストッパー膜(エッチングの進行を選択的
にそこで止めるための膜)としてはSi34 (窒化シ
リコン膜)が最も多く用いられる。それは、膜としての
安定性、SiO2 膜との相性、耐熱性、絶縁性等、総合
的に見て絶縁膜のエッチングストッパ膜として最も優れ
た膜であるからである。
【0004】そして、現在一般的にSiO2 エッチング
で用いられているガスはCxFy(x、yは正の整数)
主体のガスである。またこの主体のガスに、必要に応じ
てアルゴン(Ar)、酸素(O2 )、一酸化炭素(C
O)等が加えられる。
【0005】
【発明が解決しようとする課題】上述のように絶縁膜の
エッチングストッパとして最も多く用いられているのが
Si34 であるが、現在一般的に行われているSiO
2 エッチングプロセスでは十分な高選択性が得られてい
ない。
【0006】その理由は半導体デバイス構造上から次の
2点が挙げられる。第1の理由は、最近用いられている
コンタクトホールはアスペクト比が極めて高いため、ホ
ール底部ではデポジション成分が侵入しにくく、十分な
保護効果が得られないことである。第2の理由は、Si
34 が絶縁性といってもSiO2 に比べると誘電率が
高いために、コンタクトホールの外側では絶縁膜の一部
となるSi34 はできるだけ薄く成膜される(50n
m程度)からである。そのため要求される選択性は50
〜100程度の極めて高い数字になる。これらの理由か
ら、絶縁膜エッチングにおけるSi34 との選択比は
ほぼ無限大に近い選択比が要求されるが、現状のエッチ
ング方法では達成することが極めて困難である。
【0007】このように従来のエッチング方法において
Si34 に対して高選択性が得られなかったのは、主
要なガスとしてCxFyガスを用いるためにその活性種
がSi34 に触れると表面ではまずCがNを引き抜
き、フリーになったSiにFが攻撃するというパターン
でエッチングが進んでしまうからであると考えられる。
(CN)xもSiF4 も高蒸気圧物質であるので反応が
起これば、エッチングは進んでしまう。
【0008】したがって本発明の目的はこのような従来
技術の問題点を解決した有効なドライエッチング方法を
提供することである。
【0009】
【課題を解決するための手段】本発明の特徴は、エッチ
ングストッパとしてSi を有する半導体デバ
イス構造の酸化シリコン膜、フッ素を含有した酸化シリ
コン膜、又は有機SOG膜等の酸化シリコン系の絶縁膜
をエッチングしてコンタクトホールを形成するドライエ
ッチング方法において、前記絶縁膜の表面からヨウ素、
塩素、臭素を含まない第1のエッチングガスでエンチン
グを行って前記コンタクトホールの上部分を形成し、そ
の後、前記Si に達するまで分子中にヨウ素
を含むガスを添加した第2のエッチングガスでエッチン
グを行って前記コンタクトホールの下部分を形成する2
段階エッチング方法を用いるドライエッチング方法にあ
る。但し、含有量としてはエッチングガス中のヨウ素と
炭素の比(I/C)が0.3≦(I/C)≦1.5であ
るような混合比とする。ここで、前記ヨウ素を含むガス
は、HIガス、若しくはCxHyIz(x、y、zは正
の整数)の構成を有するガスであることができる。
【0010】本発明の他の特徴は、エッチングストッパ
としてSi を有する半導体デバイス構造の酸
化シリコン膜、フッ素を含有した酸化シリコン膜、又は
有機SOG膜等の酸化シリコン系の絶縁膜をエッチング
してコンタクトホールを形成するドライエッチング方法
において、前記絶縁膜の表面からヨウ素、塩素、臭素を
含まない第1のエッチングガスでエンチングを行って前
記コンタクトホールの上部分を形成し、その後、前記S
に達するまで分子中に塩素、又は臭素を含
むガスを添加した第2のエッチングガスでエッチングを
行って前記コンタクトホールの下部分を形成する2段階
エッチング方法を用いるドライエッチング方法にある。
但し、含有量としてはエッチングガス中の塩素、又は臭
素と炭素の比(Cl(又はBr)/C)が0.3≦(C
l(又はBr)/C)≦1.5であるような混合比とす
る。ここで、前記塩素、又は臭素を含むガスは、Cl
ガス、HClガス、Br ガス、若しくはHBrガス
であることができる。
【0011】さらに上記した方法を絶縁膜にアスペクト
比が20以下のコンタクトホールを形成するときに用い
ることが好ましい。
【0012】
【0013】このような本発明のドライエッチング方法
によれば、エッチングガス中に含まれるヨウ素がSi3
4 上でCNIという低蒸気圧物質を形成し、エッチン
グを抑止する。また、塩素或いは臭素を含むガスを用い
た場合にはCNCl或いはCNBrという比較的低蒸気
圧な物質を形成しエッチングを抑止する。
【0014】いずれの場合においても被エッチング材料
であるSiO2 や酸化シリコンにフッ素を含有させて誘
電率を低下させたSiOF、或いは有機SOG上では低
蒸気圧物質を生成しないため、高エッチングレートを得
ることができる。
【0015】また、最近用いられるようになったCxH
yFz(x、y、zは正の整数)ガスを加える系では更
に蒸気圧の高いNH3 が生成するため、Si34 に対
して高選択性を保つことは極めて困難であるが、ヨウ素
を含むガスを用いた場合にはこの系においても蒸気圧の
低いNH4 Iを形成しエッチングを抑止する。
【0016】含有量としてエッチングガス中のヨウ素と
炭素の比(I/C)が0.3≦(I/C)≦1.5であ
るという範囲を設定した理由は、その効果にアスペクト
比依存性があり、アスペクト比が大きいものほどI/C
比を高く設定する必要があることによる。すなわち、本
発明の発明者の種々の実験・調査によれば、パッドパタ
ーンのような平坦で大きなパターンをエッチングする際
にはI/C=0.3で十分なエッチング抑止効果を得た
が、現在用いられている半導体デバイスにおいて最も大
きいアスペクト比であるアスペクト比20(例えば、ホ
ール径0.15μm/深さ3.0μm)のコンタクトホ
ール底部のSi34 で十分なエッチング抑止効果を得
るにはI/C=1.5が必要であった。そして、上記エ
ッチング抑止効果はホール径よりもアスペクト比に依存
していることも実験で確認した。このことは実施の形態
において説明する。
【0017】また、ヨウ素を含むガスの代わりに同じハ
ロゲン元素である塩素或いは臭素を含むガスを用いても
同様の作用効果を有することを確認した。
【0018】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。第1の実施の形態のサンプル
の断面図を図1(A)に示す。すなわち図1(A)は半
導体基板上の下層配線層11上にSi34 12、Si
2 13を形成し、PR(フォトレジスト)14のパタ
ーンをマスクにし、Si34 12をエッチングストッ
パとして、下層配線層に達するコンタクトホールを形成
するためにSiO2 13に異方性エッチングのドライエ
ッチングを施すサンプルである。
【0019】PRの膜厚は700nm、SiO2 の膜厚
は1500nm、Si34 の膜厚は50nmである。
【0020】このサンプルを用いて、ドライエッチング
した場合のプロセスガスのI/C比とSi34 エッチ
レートについて調査した。本サンプルはKrF露光によ
りホール径0.3μmに解像しているので、エッチング
後のアスペクト比は5ということになる。
【0021】プロセスガスのI/C比を変えてホール底
部のSi34 エッチングレートを測定すると、I/C
比を増加させるほどホール底部のSi34 エッチング
レートは低下し、本構造においてはI/C比0.65で
エッチングが全く進行しなくなった。プロセスガスのI
/C比とSi34 エッチングレートの関係は図1
(B)のようになった。ここで、ホール底部のSi3
4 のエッチレートが0(ゼロ)になるI/C比をS値と
定義する。
【0022】SiO2 の膜厚、ホール径を様々に変え
て、アスペクト比と先述のS値との関係を調べると図1
(C)に示すように、ほぼ正比例の関係(S値=0.0
6×アスペクト比+0.3)にある事が分かった。ここ
で、半導体デバイスで実質的に必要となるアスペクト比
は20以下であるから、対Si34 高選択エッチング
に有効なI/C比を0.3以上1.5以下であることが
判明した。
【0023】次に図2を参照して本発明の第2の実施の
形態について説明する。PR(レジストマスク)14に
て幅0.3μm溝配線用の溝を形成する場合を示す。エ
ッチング前の形状を図2(A)に示す。
【0024】エッチングストッパ用に膜厚50nmのS
34が形成され、その上に層間膜として膜厚150
0nmのSiO2 が形成されている。
【0025】フォトレジストマスク(PR)は膜厚70
0nmで、KrF露光により幅0.3μmに解像した。
フォトレジストは現像処理後のベークで120℃の処理
を行った。
【0026】異方性エッチングに用いた装置は一般的な
平行平板RIE装置であり、エッチング条件はC48
/CO/Ar/HI=30/70/300/120(s
ccm)、圧力20mTorr, ステージ温度20℃
にて行った。本条件におけるI/C比は0.63であ
る。本条件によればSiO2 エッチレート:620nm
/min、SiO2 /PR選択比は12である。
【0027】オーバーエッチ量をSiO2 膜厚に対して
50%としてエッチング時間を設定した。
【0028】エッチング後形状の模式図を図2(B)に
示す。ホール底部のSi34 削れは確認されず、デポ
ジションが18nm堆積していた。オーバーエッチ量を
100%としてエッチング時間を設定しても堆積するデ
ポジション膜厚が増加するだけで、ホール底部のSi3
4 削れは確認されなかった。また、エッチング後の寸
法変化量を示すCD(Critical Dimens
ion)差も±4nm以内と良好であった。尚この後、
底部に露出するSi34 をウエットエッチング等で除
去して下層配線層11に達するコンタクトホールが完成
する。
【0029】次に図3を参照して本発明の第3の実施の
形態について説明する。この第3の実施の形態は、レジ
ストマスクにてホール寸法が0.20μmのSAC(S
elf Aligned Contact)を形成する
場合である。エッチング前の形状を図3(A)に示す。
【0030】図3(A)において、半導体基板15上に
ゲート絶縁膜17を介して、一対のゲート電極が膜厚2
00nmのPoly−Siを下膜18とし、その上の膜
厚200nmのWSiを上膜19として形成され、ゲー
ト電極間の半導体基板の部分にソース・ドレイン領域1
6が形成されている。
【0031】ゲート電極を被覆するSi34 はゲート
直上で250nm、側壁部で50nm程度の膜厚があ
る。SiO2 は1200nmの膜厚に形成されている。
フォトレジストマスクは膜厚600nmで、KrF露光
により径0.20μmに解像した。
【0032】エッチングに用いた装置は一般的な平行平
板RIE装置であり、異方性エッチングであるドライエ
ッチング条件は、C48 /Ar/O2 /CH22
HI=30/200/3/5/60(scccm)、圧
力20mTorr、ステージ温度20℃にて行った。本
条件におけるI/C比は0.48である。
【0033】本条件によればSiO2 エッチレート:5
60nm/min、SiO2 /PR選択比は15であ
る。オーバーエッチ量をSiO2 膜厚に対して50%と
してエッチング時間を設定した。エッチング後形状の模
式図を図3(B)に示す。ゲート電極肩部のSi34
削れは10nm程度確認された。そこで添加するHI流
量を72sccmとし、I/C比を0.58としたとこ
ろ、ゲート電極肩部のSi34 削れ量は全く確認され
なくなった。
【0034】SACエッチングの際のゲート肩部はスパ
ッタ効率が高く、イオンの物理的作用によりエッチング
されやすいため、エッチング抑止物の生成効率を上げる
必要がある。実験によればHI流量を図1(C)のS値
に対し、少なくとも20%増加させることによりSi3
4 エッチングを完全に抑止することができる。尚この
後、ソース・ドレイン領域16上のSi34 をCHF
3 /O2 /Arの3元素ガスを用いたドライエッチング
で除去してソース・ドレイン領域16に達するコンタク
トホールが完成する。
【0035】尚、上記した実施の形態ではヨウ素を含む
ガスとしてHIガスを例示したが、CxHyIz(x、
y、zは正の整数)の構成を有するガスの場合も同様で
あった。
【0036】また、第1の実施の形態を含む実施の形態
ではエッチングガスとして分子中にヨウ素を含むガスの
場合を例示したが、Cl2 ガス、HClガス、Br2
ス、若しくはHBrガスにより、エッチングガスとして
分子中に塩素、又は臭素を含むガスとした場合も同様で
あった。この場合は、図1(B)の横軸のI/CがCl
(又はBr)/Cとなる。
【0037】また、ドライエッチングをされる絶縁膜と
してSiO2 を例示したが、ドライエッチングをされる
絶縁膜がSiOFの場合も上記実施の形態と同様であっ
た。さらに、ドライエッチングをされる絶縁膜が酸化シ
リコンにメチル基等がついただけの有機SOGの場合も
エッチングメカニズムが酸化シリコンとほぼ同じである
から、上記実施の形態と同様であった。尚、有機SOG
は、MSQ(Metyle Silsesquioxa
ne)、HOSP(Hydride Organo S
iloxane Polymer)等である。
【0038】さらに実施の形態では、絶縁膜13の表面
からSi34 12に達するまで実施の形態に示した本
発明のエッチングガスによるエッチングを行った。
【0039】しかし、深いコンタクトホールをエッチン
グすることとSi34 との選択性をとることとの両立
が困難の場合は、前半のエッチングに、従来より用いら
れているC48 /CO/Ar/O2 の4元素ガス等、
ヨウ素、塩素、臭素を含まないエッチングガスを用い、
後半のエッチング、すなわちSi34 との選択性が問
題となるエッチングに本発明のエッチングガスを用いる
こともできる。
【0040】
【発明の効果】以上説明したように、SiO2 等の絶縁
膜のエッチングガスとして分子中にヨウ素を含むガス
(HI,或いはCxHyIzの構成を持つガス)をエッ
チングガス中のヨウ素と炭素の比(I/C)が0.3≦
(I/C)≦1.5になるような混合比で添加し、ドラ
イエッチングを施すことにより、Si34 に対してほ
ぼ無限大に近い選択比を有する絶縁膜エッチングが可能
になる。ここでヨウ素を含むガスの代わりに同じハロゲ
ン元素である塩素或いは臭素を含むガスを用いても同様
の効果が得られる。
【0041】本発明の方法ではエッチングガス中に含ま
れるヨウ素がSi34 上でCNIという低蒸気圧物質
を形成することでエッチングを抑止する。また、塩素或
いは臭素を含むガスを用いた場合にはCNCl或いはC
NBrという比較的低蒸気圧な物質を形成しエッチング
を抑止する。
【0042】また、最近用いられるようになったCxH
yFzガスを加える系では更に蒸気圧の高いNH3 が生
成するため、Si34 に対して高選択性を保つことは
極めて困難であるが、ヨウ素を含むガスを用いた場合に
はこの系においても蒸気圧の低いNH4 Iを形成しエッ
チングを抑止する。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態を示す図であり、
(A)はサンプル構造の断面図、(B)はI/C比とS
34 エッチングレートとの関係を示す図、(C)は
アスペクト比とS値との関係を示す図である。
【図2】本発明の第2の実施の形態を示す図であり、
(A)はプラズマエッチング前の断面図、(B)はプラ
ズマエッチング後の断面図である。
【図3】本発明の第3の実施の形態を示す図であり、
(A)はプラズマエッチング前の断面図、(B)はプラ
ズマエッチング後の断面図である。
【符号の説明】
11 下層配線層 12 Si34 13 SiO2 14 PR(フォトレジスト) 15 半導体基板 16 ソース・ドレイン領域 17 ゲート絶縁膜 18 Poly−Siによる下膜 19 WSiによる上膜

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 エッチングストッパとしてSi
    を有する半導体デバイス構造の絶縁膜をエッチング
    てコンタクトホールを形成するドライエッチング方法に
    おいて、前記絶縁膜の表面からヨウ素、塩素、臭素を含
    まない第1のエッチングガスでエンチングを行って前記
    コンタクトホールの上部分を形成し、その後、前記Si
    に達するまで分子中にヨウ素を含むガスを添
    加した第2のエッチングガスでエッチングを行って前記
    コンタクトホールの下部分を形成する2段階エッチング
    方法を用いることを特徴とするドライエッチング方法。
    但し、含有量としてはエッチングガス中のヨウ素と炭素
    の比(I/C)が0.3≦(I/C)≦1.5であるよ
    うな混合比とする。
  2. 【請求項2】 前記ヨウ素を含むガスは、HIガス、若
    しくはCxHyIz(x、y、zは正の整数)の構成を
    有するガスであることを特徴とする請求項1記載のドラ
    イエッチング方法。
  3. 【請求項3】 エッチングストッパとしてSi
    を有する半導体デバイス構造の絶縁膜をエッチング
    てコンタクトホールを形成するドライエッチング方法に
    おいて、前記絶縁膜の表面からヨウ素、塩素、臭素を含
    まない第1のエッチングガスでエンチングを行って前記
    コンタクトホールの上部分を形成し、その後、前記Si
    に達するまで分子中に塩素、又は臭素を含む
    ガスを添加した第2のエッチングガスでエッチングを行
    って前記コンタクトホールの下部分を形成する2段階エ
    ッチング方法を用いることを特徴とするドライエッチン
    グ方法。但し、含有量としてはエッチングガス中の塩
    素、又は臭素と炭素の比(Cl(又はBr)/C)が
    0.3≦(Cl(又はBr)/C)≦1.5であるよう
    な混合比とする。
  4. 【請求項4】 前記塩素、又は臭素を含むガスは、Cl
    ガス、HClガス、Br ガス、若しくはHBr
    ガスであることを特徴とする請求項3記載のドライエッ
    チング方法。
  5. 【請求項5】 前記絶縁膜は酸化シリコン膜、フッ素を
    含有した酸化シリコン膜、又は、有機SOG膜であるこ
    とを特徴とする請求項1乃至請求項4のいずれかに記載
    のドライエッチング方法。
JP2000017685A 2000-01-26 2000-01-26 ドライエッチング方法 Expired - Fee Related JP3383939B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000017685A JP3383939B2 (ja) 2000-01-26 2000-01-26 ドライエッチング方法
US09/754,638 US6562721B2 (en) 2000-01-26 2001-01-04 Dry etching method and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000017685A JP3383939B2 (ja) 2000-01-26 2000-01-26 ドライエッチング方法

Publications (2)

Publication Number Publication Date
JP2001210618A JP2001210618A (ja) 2001-08-03
JP3383939B2 true JP3383939B2 (ja) 2003-03-10

Family

ID=18544647

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000017685A Expired - Fee Related JP3383939B2 (ja) 2000-01-26 2000-01-26 ドライエッチング方法

Country Status (2)

Country Link
US (1) US6562721B2 (ja)
JP (1) JP3383939B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4761502B2 (ja) * 2004-10-07 2011-08-31 株式会社アルバック 層間絶縁膜のドライエッチング方法
JP2009252917A (ja) * 2008-04-04 2009-10-29 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6077429A (ja) * 1983-10-04 1985-05-02 Asahi Glass Co Ltd ドライエツチング方法
US5286344A (en) * 1992-06-15 1994-02-15 Micron Technology, Inc. Process for selectively etching a layer of silicon dioxide on an underlying stop layer of silicon nitride
US5960270A (en) * 1997-08-11 1999-09-28 Motorola, Inc. Method for forming an MOS transistor having a metallic gate electrode that is formed after the formation of self-aligned source and drain regions
JPH11186236A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp エッチング方法
JPH11330046A (ja) * 1998-05-08 1999-11-30 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
US6277716B1 (en) * 1999-10-25 2001-08-21 Chartered Semiconductor Manufacturing Ltd. Method of reduce gate oxide damage by using a multi-step etch process with a predictable premature endpoint system

Also Published As

Publication number Publication date
US6562721B2 (en) 2003-05-13
US20010016422A1 (en) 2001-08-23
JP2001210618A (ja) 2001-08-03

Similar Documents

Publication Publication Date Title
US5942446A (en) Fluorocarbon polymer layer deposition predominant pre-etch plasma etch method for forming patterned silicon containing dielectric layer
TW299469B (ja)
JPH03161930A (ja) 耐熱金属のエツチング・プロセス
JP5137415B2 (ja) 半導体素子のリセスチャネル形成方法
JP2903884B2 (ja) 半導体装置の製法
US6569776B2 (en) Method of removing silicon nitride film formed on a surface of a material with a process gas containing a higher-order fluorocarbon in combination with a lower-order fluorocarbon
US5776832A (en) Anti-corrosion etch process for etching metal interconnections extending over and within contact openings
KR100311487B1 (ko) 산화막식각방법
JPH05304119A (ja) ポリシリコン膜のエッチング方法
KR100643570B1 (ko) 반도체 소자 제조 방법
JP3383939B2 (ja) ドライエッチング方法
US5338395A (en) Method for enhancing etch uniformity useful in etching submicron nitride features
KR100377174B1 (ko) 캐패시터의 제조 방법
JPH08293487A (ja) エッチング方法
JPH04237125A (ja) ドライエッチング方法
JP3371179B2 (ja) 配線形成方法
JP3371180B2 (ja) 配線形成方法
KR19990011466A (ko) 반도체소자의 제조를 위한 건식식각방법
JP2001332510A (ja) 半導体装置およびその製造方法
JP3581770B2 (ja) サイドウォールの形成方法
KR100562269B1 (ko) 반도체 소자의 비아 형성 방법
TW389983B (en) Improvement of isolation spacing between a self-aligned contacts and gate
JP2006086295A (ja) 半導体装置の製造方法
KR100236078B1 (ko) 반도체소자 식각방법
KR100313944B1 (ko) 고선택비의 금속배선 식각 방법

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20021119

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071227

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081227

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091227

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091227

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101227

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101227

Year of fee payment: 8

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101227

Year of fee payment: 8

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111227

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111227

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121227

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121227

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131227

Year of fee payment: 11

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees