KR100562269B1 - 반도체 소자의 비아 형성 방법 - Google Patents

반도체 소자의 비아 형성 방법 Download PDF

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Abstract

본 발명은 비아를 형성하기 위해 다마신 공정을 사용할 때 폴리머 ARC를 이용하는 비아 형성 방법에 관한 것이다.
본 발명의 반도체 소자의 비아 형성 방법은 소정의 소자가 형성된 기판상에 식각 정지층 및 피식각층을 형성시키는 단계; 상기 피식각층상에 제1폴리머 ARC를 형성하는 단계; 상기 제1폴리머 ARC상에 제1패턴을 형성하는 단계; 상기 제1패턴을 이용하여 제1폴리머 ARC 및 피식각층을 식각하는 단계; 상기 제1패턴 및 제1폴리머 ARC를 애싱 방식 및 습식 클리닝으로 제거하는 단계; 상기 기판상에 제2폴리머 ARC를 형성하는 단계; 상기 제2폴리머 ARC상에 제2패턴을 형성하는 단계; 상기 제2패턴을 이용하여 상기 제2폴리머 ARC 및 피식각층을 식각 정지층이 노출될 때까지 식각하는 단계; 및 상기 제2패턴 및 제2폴리머 ARC를 애싱 방식 및 습식 클리닝으로 제거하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 비아 형성 방법은 비아를 형성하기 위해 다마신 공정을 사용할 때 폴리머 ARC를 이용함으로써 안정적인 다마신 공정을 확보할 수 있고, 좁은 비아 식각 타겟을 정할 수 있엇 과도 식각 시간을 줄일 수 있는 효과가 있다.
다마신, 폴리머 ARC, 비아

Description

반도체 소자의 비아 형성 방법{Method for fabriacting via of semiconductor device}
도 1는 종래기술에 의한 비아 형성 방법의 단면도.
도 2a 내지 도 2d는 본 발명에 의한 비아 형성 방법의 공정 단면도.
도 2e는 본 발명에 의한 비아 형성 방법에 의해 형성된 비아의 사시도
본 발명은 반도체 소자의 비아 형성 방법에 관한 것으로, 보다 자세하게는 비아를 형성하기 위해 다마신 공정을 이용할 때 폴리머 ARC를 이용하는 비아 형성 방법에 관한 것이다.
일반적으로 반사방지막(Anti-Reflective Coating, 이하 ARC)은 두 가지 형태로 사용되는데, 그 중 한가지가 PEP(Plasma Etch Processing, 이하 PEP) 공정을 이용하는 방식으로서, 액체상태의 용액을 트랙(Track) 장비에서 코팅 방식으로 형성시킨다. 또한 다른 한가지는 산질화막을 박막 상부에 증착시켜 주고 그 위에 PEP 공정을 진행한다. 하지만, 첫번째 방식은 기판 상부의 단차에 따라 낮은 곳은 두껍게 코팅되고, 단차가 높은 곳은 얇게 코팅되어, ARC 식각의 타겟은 두꺼운 영역을 기준으로 건식 식각 타겟을 정하게 되는데, 이때는 건식 식각 특성상 낮은 선택비 문제로 인하여 패턴의 변형이 크게 발생된다. 그리고 산질화막을 사용하는 방식은 선택비는 좋지만, 제거가 용이하지 않은 문제로 이후에 콘택 등에 어려움을 주는 등의 또 다른 문제를 갖는다. 다마신 공정에서 비아는 홀의 크기가 작고, 깊은 홀을 형성하는 문제로 홀 형성이 어렵고 특히 많은 양의 폴리머 사용으로, 박막 중간에서 식각 정지되는 현상이 나온다. 아울러 이러한 문제를 피하기 위해 트렌치 형성 공정은 트렌치 공정 이후에 트렌치 내부로의 코팅 방식을 사용할 때에는 ARC이 트렌치 내부로 두껍게 채워져서, 이를 제거하기 위해서는 과도한 식각 타겟이 요구되고, 작은 크기의 비아 홀을 형성하기가 쉽지 않다.
도 1에서 보는 바와 같이 소정의 소자가 형성된 기판(11)상에 식각되어질 박막(12)이 형성되고, 상기 박막에 다마신 공정으로 트렌치(13)를 형성하여 비아의 일부를 형성한다. 그리고 비아를 형성하기 위해 상기 트렌치에 ARC(14)를 코팅하고, 상기 ARC 상부에 비아 패턴(15)을 형성한다.
그러나 상기와 같은 종래의 비아 형성 방법은 상기에서 서술한 바와 같이 트렌치에 형성된 ARC의 두께가 두꺼워서 과도 식각이 이루어져야 하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 폴리머 ARC를 코팅하여 안정적인 다마신 공정을 확보할 수 있고, 좁은 비아 식각 타겟을 정할 수 있어 과도 식각 시간을 줄일 수 있는 비아 형성 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소정의 소자가 형성된 기판상에 식각 정지층 및 피식각층을 형성시키는 단계; 상기 피식각층상에 제1폴리머 ARC를 형성하는 단계; 상기 제1폴리머 ARC상에 제1패턴을 형성하는 단계; 상기 제1패턴을 이용하여 제1폴리머 ARC 및 피식각층을 식각하는 단계; 상기 제1패턴 및 제1폴리머 ARC를 애싱 방식 및 습식 클리닝으로 제거하는 단계; 상기 기판상에 제2폴리머 ARC를 형성하는 단계; 상기 제2폴리머 ARC상에 제2패턴을 형성하는 단계; 상기 제2패턴을 이용하여 상기 제2폴리머 ARC 및 피식각층을 식각 정지층이 노출될 때까지 식각하는 단계; 및 상기 제2패턴 및 제2폴리머 ARC를 애싱 방식 및 습식 클리닝으로 제거하는 단계를 포함하여 이루어진 반도체 소자의 비아 형성 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2e는 본 발명에 의한 비아 형성 방법의 공정 단면도 및 사시도이다.
도 2a는 소정의 소자가 형성된 기판상에 식각 정지층, 피식각층 및 폴리머 ARC를 형성한 후 상기 제1폴리머 ARC상에 제1패턴을 형성하는 단계이다. 도에서 보는 바와 같이 소정의 소자가 형성된 기판(21)상에 식각 정지층(22)을 형성한다. 상기 식각 정지층은 일반적으로 피식각층과 식각 선택비가 높은 물질을 이용하여 상기 식각 정지층이 노출되면 식각을 정지하는 역할을 할 수 있도록 한다. 그리고 상기 식각 정지층 상부에 산화막 또는 질화막과 같은 피식각층(23)을 형성한다. 이어서 상기 피식각층 상부에 제1폴리머 ARC(24)를 형성한다. 이때 상기 제1폴리머 ARC는 400 내지 600Å의 두께로 형성한다. 그리고 포토레지스트를 상기 폴리머 ARC상부에 도포하고 노광 및 현상 공정으로 제1패턴(25)을 형성한다.
다음, 도 2b는 상기 제1패턴을 이용하여 제1폴리머 ARC 및 피식각층을 식각하고, 상기 제1패턴 및 제1폴리머 ARC를 애싱 방식 및 습식 클리닝으로 제거한 후 상기 기판상에 제2폴리머 ARC(27)를 형성하는 단계이다. 도에서 보는 바와 같이 상기 제1패턴을 이용하여 제1폴리머 ARC 및 피식각층을 식각하여 피식각층상에 트렌치(26)를 형성한다. 이때 상기 제1폴리머 ARC의 식각은 건식 식각 방식으로 제거하는데, 공정 조건은 500 내지 1000mTorr의 공정 압력, 500 내지 2000W의 소오스 RF 파워, 300 내지 1500W의 바이어스 RF 파워, 10 내지 200sccm의 산소 가스 및 10 내지 200sccm의 아르곤 가스 혹은 헬륨 가스를 사용한다. 이어서, 상기 제1패턴 및 제1폴리머 ARC를 각각 건식 애싱 방식 및 습식 클리닝 방식을 이용하여 제거한다. 이어서, 상기 트렌치가 형성된 기판상에 제2폴리머 ARC(27)를 형성한다. 이때 상기 제2폴리머 ARC(27)는 400 내지 600Å의 두께로 형성한다.
다음, 도 2c는 상기 제2폴리머 ARC(27)상에 제2패턴을 형성하는 단계이다. 도에서 보는 바와 같이 제2폴리머 ARC상에 포토레지스트를 도포하고 노광 및 현상 공정으로 제2패턴(28)을 형성한다. 이때 상기 제2패턴(28)은 상기 제1패턴의 너비보다 좁다. 이는 비아의 직경은 계속해서 줄어드는 반면 상기 피식각층의 두께는 줄어들지 않기 때문에 한번의 식각으로는 비아를 바로 형성할 수 없어 트렌치를 먼저 형성한 후 다시 식각하여 비아를 형성한다.
다음, 도 2d는 상기 제2패턴을 이용하여 상기 제2폴리머 ARC 및 피식각층을 식각 정지층이 노출될 때까지 식각하는 단계이다. 도에서 보는 바와 같이 상기 제2패턴을 이용하여 제2폴리머 ARC 및 피식각층을 식각 정지층이 노출될 때까지 식각하여 비아(29)를 형성한다. 이때 상기 제2폴리머 ARC의 식각은 건식 식각 방식으로 제거하는데, 공정 조건은 500 내지 1000mTorr의 공정 압력, 500 내지 2000W의 소오스 RF 파워, 300 내지 1500W의 바이어스 RF 파워, 10 내지 200sccm의 산소 가스 및 10 내지 200sccm의 아르곤 가스 혹은 헬륨 가스를 사용한다. 또한 상기 피식각층은 건식 식각을 이용하여 식각한다.
다음, 도 2e는 상기 제2패턴 및 제2폴리머 ARC를 애싱 방식 및 습식 클리닝으로 제거하는 단계이다. 도에서 보는 바와 같이 상기 제2패턴 및 제2폴리머 ARC를 각각 애싱 방식 및 습식 클리닝으로 제거하여 비아를 형성한다. 이후 공정으로는 상기 식각 정지층을 제거하고 하부 기판의 소정의 소자와 비아 상부의 소정의 소자와의 콘택을 위해 도전체를 충진하여 비아 플러그를 형성할 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변 형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 비아 형성 방법은 비아를 형성하기 위해 다마신 공정을 사용할 때 폴리머 ARC를 이용함으로써 안정적인 다마신 공정을 확보할 수 있고, 좁은 비아 식각 타겟을 정할 수 있어 과도 식각 시간을 줄일 수 있는 효과가 있다.

Claims (6)

  1. 반도체 소자의 비아 형성 방법에 있어서,
    소정의 소자가 형성된 기판상에 식각 정지층 및 피식각층을 형성시키는 단계;
    상기 피식각층상에 제1폴리머 ARC를 형성하는 단계;
    상기 제1폴리머 ARC상에 제1패턴을 형성하는 단계;
    상기 제1패턴을 이용하여 제1폴리머 ARC 및 피식각층을 식각하는 단계;
    상기 제1패턴 및 제1폴리머 ARC를 애싱 방식 및 습식 클리닝으로 제거하는 단계;
    상기 기판상에 제2폴리머 ARC를 형성하는 단계;
    상기 제2폴리머 ARC상에 제2패턴을 형성하는 단계;
    상기 제2패턴을 이용하여 상기 제2폴리머 ARC 및 피식각층을 식각 정지층이 노출될 때까지 식각하는 단계; 및
    상기 제2패턴 및 제2폴리머 ARC를 애싱 방식 및 습식 클리닝으로 제거하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 비아 형성 방법.
  2. 제 1항에 있어서,
    상기 제1폴리머 ARC 및 제2폴리머 ARC는 400 내지 600Å의 두께임을 특징으로 하는 반도체 소자의 비아 형성 방법.
  3. 제 1항에 있어서,
    상기 제1폴리머 ARC, 제2폴리머 ARC 및 피식각층의 식각은 건식 식각으로 이루어짐을 특징으로 하는 반도체 소자의 비아 형성 방법.
  4. 제 3항에 있어서,
    상기 제1폴리머 ARC 및 제2폴리머 ARC의 건식 식각은 500 내지 1000mTorr의 공정 압력으로 식각됨을 특징으로 하는 반도체 소자의 비아 형성 방법.
  5. 제 3항에 있어서,
    상기 제1폴리머 ARC 및 제2폴리머 ARC의 건식 식각은 500 내지 2000W의 소오스 RF 파워, 300 내지 1500W의 바이어스 RF 파워로 식각됨을 특징으로 하는 반도체 소자의 비아 형성 방법.
  6. 제 3항에 있어서,
    상기 제1폴리머 ARC 및 제2폴리머 ARC의 건식 식각은 10 내지 200sccm의 산소 가스 및 10 내지 200sccm의 아르곤 가스 또는 10 내지 200sccm의 산소 가스 및 10 내지 200sccm의 헬륨 가스로 식각됨을 특징으로 하는 반도체 소자의 비아 형성 방법.
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