KR20040055346A - 반도체 소자의 트렌치 형성 방법 - Google Patents

반도체 소자의 트렌치 형성 방법 Download PDF

Info

Publication number
KR20040055346A
KR20040055346A KR1020020081990A KR20020081990A KR20040055346A KR 20040055346 A KR20040055346 A KR 20040055346A KR 1020020081990 A KR1020020081990 A KR 1020020081990A KR 20020081990 A KR20020081990 A KR 20020081990A KR 20040055346 A KR20040055346 A KR 20040055346A
Authority
KR
South Korea
Prior art keywords
trench
silicon nitride
film
forming
nitride film
Prior art date
Application number
KR1020020081990A
Other languages
English (en)
Inventor
서영훈
Original Assignee
아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아남반도체 주식회사 filed Critical 아남반도체 주식회사
Priority to KR1020020081990A priority Critical patent/KR20040055346A/ko
Priority to US10/722,295 priority patent/US7294555B2/en
Publication of KR20040055346A publication Critical patent/KR20040055346A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Abstract

반도체 소자의 트렌치를 형성하는 방법에 관한 것으로, 그 목적은 보이드가 형성되지 않고 트렌치가 완전히 매립되도록 트렌치 산화막을 형성하는 방법을 제공하는 것이다. 이를 위해 본 발명에서는 반도체 기판 상에 패드산화막과 실리콘질화막을 형성하는 단계; 실리콘질화막 상에 반사방지막을 형성하고, 반사방지막을 선택적으로 식각하여 반사방지막 패턴을 형성하는 단계; 반사방지막 패턴을 통해 노출된 실리콘질화막, 패드산화막 및 목적하는 소정깊이의 반도체 기판을 건식식각하여 트렌치를 형성하되, 건식식각 중에 반사방지막 패턴의 끝단을 식각하고 반사방지막 패턴의 끝단 하부에 위치한 실리콘질화막을 식각하여 실리콘질화막의 상부 모서리를 라운딩시키는 단계; 및 트렌치의 내부를 매립하도록 절연막을 형성하는 단계를 포함하여 반도체 소자의 트렌치를 형성한다.

Description

반도체 소자의 트렌치 형성 방법 {Formation method of trench in semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 소형화된 소자에서 좁은 트렌치 내에 보이드 없이 절연물질을 매립하는 방법에 관한 것이다.
반도체 소자의 격리구조로서 트렌치 격리구조 (STI : shallow trench isolation)가 많이 사용되고 있다. 트렌치 격리구조에서는 반도체 기판 내에 트렌치를 형성하고 그 내부에 절연물질을 충진시킴으로써 필드영역의 크기를 목적한 트렌치의 크기로 제한하기 때문에 반도체 소자의 미세화에 유리하다.
도 1은 종래 트렌치 격리구조를 도시한 단면도이다. 이러한 종래 트렌치 격리구조를 형성하기 위해서는, 먼저 반도체 기판(1) 상에 패드산화막(2)을 200Å 정도 증착하고, 그 위에 실리콘질화막(3)을 증착한 후, 그 상부에 감광막을 도포하고 노광하여 트렌치로 예정된 영역의 상부에 해당하는 감광막만을 제거하여 감광막 패턴(미도시)을 형성한다.
다음, 감광막 패턴을 마스크로 하여 노출된 실리콘질화막(3), 패드산화막(2) 및 목적하는 소정깊이의 기판(1)을 건식식각하여 반도체 기판(1) 내에 트렌치(100)를 형성한 다음, 감광막 패턴을 제거하고 세정공정을 수행한다.
이어서, 트렌치(100)의 내벽을 포함하여 실리콘질화막(3)의 상부 전면에 라이너산화막(4)을 형성하고, 라이너산화막(4) 상에 트렌치(100)를 충분히 충진시키도록 트렌치산화막(5)을 두껍게 증착한다.
이 때 라이너산화막(4)은 트렌치 산화막(5) 증착 시의 스트레스 등이 트렌치에 직접 전달되는 것을 억제하거나 또는 트렌치 영역에서 노출된 기판(1)과 실리콘질화막(3)간의 재료 차이에 기인한 증착 속도 차이에 따른 트렌치 산화막(5)의 불균일성을 해소하는 역할을 한다.
또한, 라이너산화막(4)을 형성하면 이후 트렌치 격리공정 완료 후 트렌치와 인접한 반도체 기판의 상부 모서리가 너무 뾰족해지지 않고 라운딩되도록 하는 효과도 있다.
이후에는 실리콘질화막(3)이 노출될 때까지 트렌치 산화막(5)을 화학기계적 연마하여 평탄화시킴으로써, 트렌치 격리공정을 완료한다.
그런데, 소자의 고집적화에 따라 트렌치 폭의 감소와 깊이의 증가로 인해 트렌치의 종횡비(aspect ratio)가 커지면, 트렌치 산화막(5) 증착시 트렌치의 깊은부분을 미처 매립하기 전에 입구부분이 먼저 막혀 트렌치 내부에 산화막이 완전히 매립하지 못하고 보이드(6)가 발생할 가능성이 증가하는 문제점이 있었다.
현재 트렌치 매립 공정으로는 0.24㎛ 폭의 트렌치를 보이드 없이 매립할 수는 있으나, 0.21㎛, 0.18㎛ 등으로 줄어든 폭의 트렌치를 보이드 없이 매립하는 것은 불가능하다.
이와 같이 트렌치 산화막(5) 내에 보이드(6)가 발생하면 트렌치 산화막의 평탄화를 위한 화학기계적 연마시 그 보이드(6)가 노출되어 평탄화가 어려워지고, 평탄화 후 보이드가 노출되어 있다가 후속 공정에서 전극 형성용으로 증착하는 폴리실리콘이 보이드로 들어가면 누설전류가 발생하여 소자의 오동작을 유발하는 등 소자에 치명적인 악영향을 미치는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 보이드가 형성되지 않고 트렌치가 완전히 매립되도록 트렌치 산화막을 형성하는 방법을 제공하는 것이다.
도 1은 종래 트렌치 격리구조를 도시한 단면도이다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 도시한 단면도이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 실리콘질화막 상에 반사방지막을 형성한 후 트렌치 형성을 위한 건식식각 시 식각조건을 조절함으로써 반사방지막의 끝단을 식각하고 그 하부의 실리콘질화막을 식각하여 결과적으로 실리콘질화막의 상부 모서리를 라운딩시키는 것을 특징으로 한다.
즉, 본 발명에 따른 반도체 소자의 트렌치 형성 방법은, 반도체 기판 상에패드산화막과 실리콘질화막을 형성하는 단계; 실리콘질화막 상에 반사방지막을 형성하고, 반사방지막을 선택적으로 식각하여 반사방지막 패턴을 형성하는 단계; 반사방지막 패턴을 통해 노출된 실리콘질화막, 패드산화막 및 목적하는 소정깊이의 반도체 기판을 건식식각하여 트렌치를 형성하되, 건식식각 중에 반사방지막 패턴의 끝단을 식각하고 반사방지막 패턴의 끝단 하부에 위치한 실리콘질화막을 식각하여 실리콘질화막의 상부 모서리를 라운딩시키는 단계; 및 트렌치의 내부를 매립하도록 절연막을 형성하는 단계를 포함하여 이루어진다.
여기서 건식식각 시 식각가스로서 CHF3, CF4, O2, HeO2, 및 Ar을 사용하고, 식각가스의 공급유량을 CHF3가스의 경우 60sccm 이하로, CF4가스의 경우 60sccm 이하로, O2가스의 경우 30sccm 이하로, HeO2가스의 경우 60sccm 이하로, Ar 가스의 경우 200sccm 이하로 하며, 식각가스를 주입한 상태에서 전력을 50-500W 인가하여 플라즈마를 발생시키고, 압력을 5-100 mTorr의 범위로 하여 건식식각하는 것이 바람직하다.
이하, 본 발명에 따른 반도체 소자 제조 방법에 대해 도 2a 내지 도 2d를 참조하여 설명한다. 도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 도시한 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(11) 상에 패드산화막(12)을 얇게 증착하고, 패드산화막(12) 위에 실리콘질화막(13)을 증착한 후, 실리콘질화막(13) 상에 반사방지막(ARC : anti-reflection coating)(14)을 증착한다.
반사방지막(14)으로서 특별히 한정하는 것은 없으며 유기물질로 이루어진 통상적인 반사방지막을 사용하면 된다.
이어서, 반사방지막(14) 상에 감광막을 도포하고 노광하여 트렌치로 예정된 영역의 상부에 해당하는 감광막만을 제거하여 감광막 패턴(15)을 형성한다.
이 때, 패드산화막(12)은 실리콘질화막(13) 자체의 스트레스가 반도체 기판(11)에 그대로 전달되는 것을 억제하기 위해 선택적으로 증착하는 것으로서 100-300Å 정도의 두께로 얇게 증착하는 것이 바람직하다.
실리콘질화막(13)은 산화막과의 선택비가 큰 재료이므로 후속공정인 트렌치 산화막의 화학기계적 연마 공정에서 종료층 역할을 하며 보통 1000-3000Å 정도의 두께로 증착하는 것이 바람직하고, 일 예로서 2000Å 두께로 증착할 수 있다.
반사방지막(14)은 이후 형성될 실리콘질화막 패턴의 모서리부분을 식각하기 위한 목적으로 증착하는 것이다.
다음, 도 2b에 도시된 바와 같이, 감광막 패턴을 마스크로 하여 노출된 반사방지막(14)을 식각한다.
다음, 도 2c에 도시된 바와 같이, 노출된 실리콘질화막(13), 패드산화막(12) 및 목적하는 소정깊이의 반도체 기판(11)을 건식식각하여 트렌치(100)를 형성한 후, 감광막 패턴(15)을 제거하고 세정공정을 수행한다.
이 때 반사방지막의 끝단이 미량 제거되면서 그 하부의 실리콘질화막(13)의 상부 모서리가 라운딩되도록 하기 위하여 식각조건을 조절한다.
즉, 플라즈마를 이용한 건식식각 시, 식각가스로서 CHF3, CF4, O2, HeO2, Ar 등을 사용하며, 이들 식각가스의 공급유량을 CHF3가스의 경우 60sccm 이하로, CF4가스의 경우 60sccm 이하로, O2가스의 경우 30sccm 이하로, HeO2가스의 경우 60sccm 이하로, Ar 가스의 경우 200sccm 이하로 한다.
또한, 상술한 식각가스를 주입한 상태에서 플라즈마 발생을 위한 전력을 50-500W 의 범위로 인가하고, 압력을 5-100 mTorr의 범위로 하여 건식식각을 진행한다.
이러한 조건으로 건식식각하면 실리콘질화막(13)의 식각 초기에 형성되는 사이드월 폴리머를 제거함으로써 반사방지막의 끝단을 식각하고 따라서 그 하부의 실리콘질화막(13)이 식각되어 상부 모서리가 라운딩되고 라운딩된만큼 트렌치를 향한 입구부분이 넓어지는 결과를 가져온다.
다음, 도 2d에 도시된 바와 같이, 실리콘질화막(13) 및 트렌치의 내벽을 포함하여 반도체 기판(11)의 상부 전면에 라이너산화막(16)을 증착한 후, 라이너산화막(16) 상에 트렌치를 충분히 매립하도록 산화막(17)을 두껍게 증착한다.
이 때 실리콘질화막(13)의 상부 모서리가 라운딩되어 있어서 트렌치의 입구부분이 넓어져 있으므로 트렌치의 깊은 부분이 미처 매립되기 전에 입구부분이 먼저 막히는 일이 없으며, 따라서 보이드 없이 트렌치 내부가 완전히 매립되도록 산화막(17)을 형성하는 것이 가능해진다.
이후에는 실리콘질화막(13)이 노출될 때까지 산화막(15)을 화학기계적 연마하여 평탄화시킴으로써, 트렌치 격리공정을 완료한다.
상술한 바와 같이, 본 발명에서는 실리콘질화막 상에 반사방지막을 형성한 후 트렌치 형성을 위한 건식식각 시 식각조건을 조절함으로써 반사방지막의 끝단을 식각하고 그 하부의 실리콘질화막을 식각하여 결과적으로 실리콘질화막의 상부 모서리를 라운딩시키므로, 트렌치 산화막을 보이드 없이 형성하는 효과가 있다.
따라서, 게이트 산화막 내에서의 보이드 형성으로 인한 누설전류에 기인한 소자의 신뢰성 감소 요인의 발생을 방지하고, 소자의 수율이 향상되는 효과가 있다.

Claims (5)

  1. 반도체 기판 상에 패드산화막과 실리콘질화막을 형성하는 단계;
    상기 실리콘질화막 상에 반사방지막을 형성하고, 상기 반사방지막을 선택적으로 식각하여 반사방지막 패턴을 형성하는 단계;
    상기 반사방지막 패턴을 통해 노출된 실리콘질화막, 패드산화막 및 목적하는 소정깊이의 반도체 기판을 건식식각하여 트렌치를 형성하되, 상기 건식식각 중에 상기 반사방지막 패턴의 끝단을 식각하고 상기 반사방지막 패턴의 끝단 하부에 위치한 실리콘질화막을 식각하여 상기 실리콘질화막의 상부 모서리를 라운딩시키는 단계; 및
    상기 트렌치의 내부를 매립하도록 절연막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
  2. 제 1 항에 있어서,
    상기 건식식각 시 식각가스로서 CHF3, CF4, O2, HeO2, 및 Ar을 사용하고, 상기 식각가스의 공급유량을 CHF3가스의 경우 60sccm 이하로, CF4가스의 경우 60sccm 이하로, O2가스의 경우 30sccm 이하로, HeO2가스의 경우 60sccm 이하로, Ar 가스의 경우 200sccm 이하로 하며,
    상기 식각가스를 주입한 상태에서 전력을 50-500W 인가하여 플라즈마를 발생시키고, 압력을 5-100 mTorr의 범위로 하여 건식식각하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
  3. 제 2 항에 있어서,
    상기 실리콘질화막을 1000-3000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
  4. 제 3 항에 있어서,
    상기 트렌치의 내부를 매립하도록 절연막을 형성할 때에는, 상기 실리콘질화막 및 상기 트렌치의 내부를 포함한 상부 전면에 상기 트렌치의 내부를 매립하도록 절연막을 형성한 후, 상기 실리콘질화막이 노출될때까지 상기 절연막을 화학기계적 연마하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
  5. 상기 제 4 항에 있어서,
    상기 절연막 형성 전에, 상기 실리콘질화막 및 상기 트렌치의 내부를 포함한 상부 전면에 라이너산화막을 형성한 후, 상기 라이너산화막 상에 상기 트렌치의 내부를 매립하도록 절연막을 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.
KR1020020081990A 2002-12-20 2002-12-20 반도체 소자의 트렌치 형성 방법 KR20040055346A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020020081990A KR20040055346A (ko) 2002-12-20 2002-12-20 반도체 소자의 트렌치 형성 방법
US10/722,295 US7294555B2 (en) 2002-12-20 2003-11-25 Method of forming trench in semiconductor device using polish stop layer and anti-reflection coating

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020081990A KR20040055346A (ko) 2002-12-20 2002-12-20 반도체 소자의 트렌치 형성 방법

Publications (1)

Publication Number Publication Date
KR20040055346A true KR20040055346A (ko) 2004-06-26

Family

ID=32588862

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020081990A KR20040055346A (ko) 2002-12-20 2002-12-20 반도체 소자의 트렌치 형성 방법

Country Status (2)

Country Link
US (1) US7294555B2 (ko)
KR (1) KR20040055346A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7201920B2 (en) * 2003-11-26 2007-04-10 Acura Pharmaceuticals, Inc. Methods and compositions for deterring abuse of opioid containing dosage forms
KR100772704B1 (ko) * 2005-09-29 2007-11-02 주식회사 하이닉스반도체 테이퍼형태의 트렌치를 갖는 반도체소자의 제조 방법
KR100801308B1 (ko) * 2005-11-12 2008-02-11 주식회사 하이닉스반도체 고선택비 하드마스크를 이용한 트렌치 형성 방법 및 그를이용한 반도체소자의 소자분리 방법
CN101937862A (zh) * 2010-09-10 2011-01-05 上海集成电路研发中心有限公司 浅沟槽隔离结构形成方法
US8598675B2 (en) * 2011-02-10 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure profile for gap filling
US8748307B2 (en) * 2012-08-31 2014-06-10 Infineon Technologies Ag Use of a protection layer to protect a passivation while etching a wafer

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4528047A (en) 1984-06-25 1985-07-09 International Business Machines Corporation Method for forming a void free isolation structure utilizing etch and refill techniques
US4680614A (en) 1984-06-25 1987-07-14 Beyer Klaus D Planar void free isolation structure
US5801083A (en) 1997-10-20 1998-09-01 Chartered Semiconductor Manufacturing, Ltd. Use of polymer spacers for the fabrication of shallow trench isolation regions with rounded top corners
US6274498B1 (en) * 1998-09-03 2001-08-14 Micron Technology, Inc. Methods of forming materials within openings, and method of forming isolation regions
US6180490B1 (en) 1999-05-25 2001-01-30 Chartered Semiconductor Manufacturing Ltd. Method of filling shallow trenches
US6524931B1 (en) 1999-07-20 2003-02-25 Motorola, Inc. Method for forming a trench isolation structure in an integrated circuit
US6617689B1 (en) 2000-08-31 2003-09-09 Micron Technology, Inc. Metal line and method of suppressing void formation therein
US6890859B1 (en) * 2001-08-10 2005-05-10 Cypress Semiconductor Corporation Methods of forming semiconductor structures having reduced defects, and articles and devices formed thereby
US6884733B1 (en) * 2002-08-08 2005-04-26 Advanced Micro Devices, Inc. Use of amorphous carbon hard mask for gate patterning to eliminate requirement of poly re-oxidation

Also Published As

Publication number Publication date
US7294555B2 (en) 2007-11-13
US20040121552A1 (en) 2004-06-24

Similar Documents

Publication Publication Date Title
US6159822A (en) Self-planarized shallow trench isolation
US6331472B1 (en) Method for forming shallow trench isolation
US6171929B1 (en) Shallow trench isolator via non-critical chemical mechanical polishing
KR20040055346A (ko) 반도체 소자의 트렌치 형성 방법
CN107706145B (zh) 隔离沟槽薄膜填充结构、半导体存储器件及制备方法
JP2000150632A (ja) 半導体装置の製造方法
KR100780629B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조 방법
KR100451518B1 (ko) 얕은 트렌치 소자분리 공정을 이용한 반도체 소자의소자분리방법
KR100478496B1 (ko) 반도체 소자의 트렌치 산화막 형성 방법
KR100500942B1 (ko) 반사방지막을 이용한 반도체 소자의 트렌치 소자분리막형성방법
KR100454849B1 (ko) 반도체 소자의 제조방법
KR100478488B1 (ko) 반도체 소자 및 그 제조 방법
KR100829375B1 (ko) 반도체 소자의 트렌치 형성 방법
KR100518648B1 (ko) 반도체 소자의 제조 방법
KR100954418B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100451319B1 (ko) 반도체소자의 소자분리막 제조방법
KR100763702B1 (ko) 폴리 스트링거를 방지하는 반도체 소자의 ｓｔｉ형성 방법
KR100338091B1 (ko) 반도체소자제조방법
KR100478484B1 (ko) 반도체 소자의 트렌치 형성 방법
KR100826791B1 (ko) 반도체 소자 제조 방법
KR100829369B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR20020002925A (ko) 반도체 소자분리막 형성방법
KR20040054095A (ko) 반도체 소자 제조 방법
KR20050118494A (ko) 하드마스크를 이용한 반도체소자의 소자분리 방법
KR20040049884A (ko) 반도체 소자의 트렌치 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application