KR100801308B1 - 고선택비 하드마스크를 이용한 트렌치 형성 방법 및 그를이용한 반도체소자의 소자분리 방법 - Google Patents

고선택비 하드마스크를 이용한 트렌치 형성 방법 및 그를이용한 반도체소자의 소자분리 방법 Download PDF

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Abstract

본 발명은 엑시튜로 진행함에 따른 트렌치의 깊이 변동을 방지하고, 트렌치 식각시 패드질화막의 탑부분이 어택받거나 패드질화막의 식각프로파일이 슬로프프로파일이 되는 것을 방지할 수 있는 트렌치 형성 방법 및 그를 이용한 반도체소자의 소자분리 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 소자분리 방법은 반사방지층, 실리콘산화질화막, 비정질카본층을 식각하는 단계와 패드질화막, 패드산화막 및 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계를 동일 폴리실리콘 식각 챔버에서 인시튜로 진행하므로써, 소자분리공정을 단순화시켜 TAT(Turn Around Time) 단축을 통한 비용절감을 얻을 수 있으며, 또한 비정질카본층을 하드마스크로 이용한 인시튜 STI 공정을 이용하므로써 CD(Critical Dimension) 및 깊이(Depth) 변동(variation), 패드질화막 탑어택 및 패드질화막슬로프프로파일 등을 방지하여 감광막을 이용한 STI 방법의 한계를 극복하여 50nm 수준의 고집적 반도체소자의 제조 공정에 적용할 수 있는 효과가 있다.
소자분리, STI, 트렌치, 비정질카본층, 인시튜, 폴리실리콘 식각 챔버

Description

고선택비 하드마스크를 이용한 트렌치 형성 방법 및 그를 이용한 반도체소자의 소자분리 방법{METHOD FOR FORMING TRENCH USING HIGH SELECTIVITY HARD MASK AND METHOD FOR ISOLATION OF SEMICONDUCTOR DEVICE USNIG THE SAME}
도 1a 및 도 1b는 종래기술에 따른 STI 방법을 이용한 소자분리 방법을 개략적으로 도시한 도면,
도 2는 종래기술에 따른 패드질화막탑어택을 나타낸 사진,
도 3은 종래기술에 따른 패드질화막슬로프프로파일을 나타낸 사진,
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도,
도 5는 본 발명의 실시예에 따른 인시튜 STI 공정의 결과를 나타낸 사진.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 패드산화막
23 : 패드질화막 24 : 비정질카본층
25 : 실리콘산화질화막 26 : 반사방지층
27 : 소자분리마스크 28 : 트렌치
29 : 갭필절연막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 소자분리방법에 관한 것이며, 특히 고선택비 하드마스크를 이용한 인시튜 트렌치 식각을 이용한 반도체소자의 소자분리 방법에 관한 것이다.
최근에 반도체 소자의 소자 분리방법으로 고집적화에 대응하여 얕은 트렌치 소자분리방법, 즉 STI(Shallow Trench Isolation) 방법을 주로 사용하고 있다.
STI 방법에 의한 소자분리방법에서는 패드산화막, 패드질화막을 도입하고, 감광막을 이용한 소자분리마스크를 식각배리어로 하여 패드질화막과 패드산화막을 식각한 후에, 패드질화막을 하드마스크로 사용하여 반도체기판을 소정 깊이로 식각하므로써 소자분리영역이 되는 트렌치를 형성하는 기술이다.
도 1a 및 도 1b는 종래기술에 따른 STI 방법을 이용한 소자분리 방법을 개략적으로 도시한 도면이다.
도 1a를 참조하면, 반도체기판(11) 상에 패드산화막(12)과 패드질화막(13)을 차례로 적층한 후, 패드질화막(13) 상에 감광막 도포, 노광 및 현상을 진행하여 소자분리마스크(14)를 형성한다.
이어서, 소자분리마스크(14)를 식각배리어로 하여 산화막 식각 챔버(Oxide etch Chamber)에서 패드질화막(13)과 패드산화막(12)을 순차적으로 식각한다.
도 1b를 참조하면, 소자분리마스크(14)를 식각배리어로 사용하여 폴리실리콘 식각 챔버(Polysilicon etch chamber)에서 반도체기판(11)을 식각하여 트렌치(15)를 형성한다. 이는 산화막 식각 챔버에서 폴리실리콘식각 챔버로 이동하여, 즉 엑시튜(Ex-situ)로 트렌치 식각을 진행하는 것을 의미한다.
이후, 소자분리마스크(14)로 사용된 감광막을 스트립하고 세정공정을 진행한다.
위와 같이 종래기술은 트렌치(15)를 형성하기 위해 감광막을 도입한다 하여 감광막배리어 STI 방법이라고 한다.
그러나, 종래기술은 트렌치(15)를 형성하기 위해 두 개의 식각챔버를 사용해야 하는 등 여러번 공정 장비를 거쳐야 하는 공정의 복잡성이 있으므로, 공정 비용 및 시간면에서 지연요소가 발생하기 때문에, 비용의 증가를 피할 수 없다. 즉, 종래기술은 하드마스크(패드질화막) 식각, 트렌치 식각, 감광막 스트립 및 세정의 4단계로 이루어지고 있어 매우 복잡하다.
또한, 하드마스크(패드질화막과 패드산화막) 식각을 진행한 후, 트렌치 식각을 엑시튜(Ex-situ)로 진행하기 때문에 시간지연(time delay)에 의한 자연산화막, 폴리머 등이 발생하여 트렌치의 깊이 변동을 초래한다.
또한 감광막의 선택비 부족에서 초래된 패드질화막탑어택(Nitride top attack, 도 2의 '16' 참조), 패드질화막슬로프프로파일(Nitride slope profile, 도 3의 '17' 참조) 등의 문제점이 존재하게 된다.
도 2는 종래기술에 따른 패드질화막탑어택을 나타낸 사진이고, 도 3은 종래 기술에 따른 패드질화막슬로프프로파일을 나타낸 사진이다.
도 2 및 도 3과 같이 패드질화막탑어택(16) 및 패드질화막슬로프프로파일(17)이 발생하면 트렌치의 CD(Critical Dimension) 및 깊이(Depth) 변동(variation)을 초래하여 고집적 소자의 소자분리 방법에는 적용하기 어렵다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 엑시튜로 진행함에 따른 트렌치의 깊이 변동을 방지하고, 트렌치 식각시 패드질화막의 탑부분이 어택받거나 패드질화막의 식각프로파일이 슬로프프로파일이 되는 것을 방지할 수 있는 트렌치 형성 방법 및 그를 이용한 반도체소자의 소자분리 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 트렌치 형성 방법은 반도체기판 상부에 패드산화막과 패드질화막을 적층하는 단계; 상기 패드질화막 상에 비정질카본층, 식각방지층 및 반사방지층을 차례로 형성하는 단계; 상기 반사방지층 상에 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각배리어로 하여 상기 반사방지층, 식각방지층 및 비정질카본층을 순차적으로 식각하는 단계; 상기 비정질카본층을 식각배리어로 하여 상기 패드질화막, 패드산화막 및 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계; 및 상기 비정질카본층을 제거하는 단계를 포함하고, 상기 반사방지층, 식각방지층 및 비정질카본층을 순차적으로 식각하는 단계와 상기 트렌치를 형성하는 단계는 동일 챔버에서 인시튜(In-situ)로 진행하는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 소자분리 방법은 반도체기판 상부에 패드산화막과 패드질화막을 적층하는 단계; 상기 패드질화막 상에 비정질카본층을 형성하는 단계; 상기 비정질카본층 상에 식각방지층과 반사방지층을 차례로 형성하는 단계; 상기 반사방지층 상에 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각배리어로 하여 상기 반사방지층, 식각방지층 및 상기 비정질카본층을 순차적으로 식각하는 단계; 상기 비정질카본층을 식각배리어로 하여 상기 패드질화막, 패드산화막 및 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계; 상기 비정질카본층을 제거하는 단계; 상기 트렌치에 갭필되는 갭필절연막을 형성하는 단계; 및 상기 패드질화막을 제거하는 단계를 포함하고, 상기 반사방지층, 식각방지층 및 비정질카본층을 순차적으로 식각하는 단계와 상기 패드질화막, 패드산화막 및 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계는 동일 챔버에서 인시튜로 진행하는 것을 특징으로 한다. 그리고, 상기 비정질카본층을 제거하는 단계는 상기 반사방지층, 식각방지층 및 비정질카본층을 순차적으로 식각하는 단계와 상기 패드질화막, 패드산화막 및 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계가 진행된 챔버에서 인시튜로 진행하는 것을 특징으로 하며, 또한 상기 비정질카본층을 제거하는 단계는 상기 반사방지층, 식각방지층 및 비정질카본층을 순차적으로 식각하는 단계, 상기 패드질화막, 패드산화막 및 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계가 인시튜로 진행된 챔버가 아닌 다른 챔버에서 엑시튜로 진행하는 것을 특징으로 한다. 그리고, 상기 인시튜 진행시 챔버는 폴리실리콘 식각 챔버를 이용하는 것을 특징으로 하며, 상기 비정질카본층을 식각하는 단계는 3mTorr∼20mTorr의 압력, 300W∼800W의 탑파워, 100W∼500W의 바텀파워조건으로 N2/O2, N2/O2/HBr/Cl2 또는 N2/H2/CHF3 중에서 선택되는 어느 하나의 혼합가스를 사용하여 진행하며, 상기 비정질카본층의 식각프로파일을 수직 프로파일로 만들어 주는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 본 발명은 고선택비 하드마스크(비정질카본층)를 이용한 인시튜(IN-situ) STI 방법을 이용한 소자분리방법을 제안한다. 즉, 본 발명은 패드산화막과 패드질화막의 적층구조를 제1하드마스크라 하고, 제1하드마스크 위에 비정질카본층을 이용한 제2하드마스크를 형성한 후, 제2하드마스크로 사용되는 비정질카본층이 제1하드마스크 식각시에 식각배리어 역할을 하면서 더불어 후속 실리콘 트렌치 식각시에도 식각배리어 역할을 한다. 즉, 제2하드마스크로 사용된 비정질카본층은 실리콘 트렌치 식각시에 높은 선택비를 가져 트렌치가 형성될때까지 제거되지 않고 잔류하여 제1하드마스크의 패드질화막이 어택받는 것을 방지한다.
이하, 첨부된 도면을 참조하여 자세히 설명하기로 한다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체기판(21) 상에 열산화(Thermal oxidation)를 통해 50Å∼300Å 두께의 패드산화막(22)을 형성하고, 패드산화막(22) 상에 패드질화막(23)과 비정질카본층(Amorphous Carbon layer, 24)을 화학기상증착(Chemical Vapor Deposition; CVD) 방식으로 증착한다. 이때, 패드질화막(23)은 400Å∼800Å 두께로 증착한다. 그리고, 비정질카본층(24)은 화학기상증착방식으로 증착하되 그 증착온도는 300℃∼600℃ 온도로 하며, 증착두께는 1000Å∼5000Å 두께로 하는데, 이 두께는 후속 실리콘 트렌치 식각시 트렌치의 깊이에 따라 조절가능하다.
이어서, 비정질카본층(24) 상에 후속 비정질카본층(24) 식각시 소자분리마스크(27)와 반사방지층(25) 소모에 따라 반사방지층(25) 아래의 비정질카본층(24)이 식각되는 것을 방지하기 위한 식각방지층 역할을 하는 실리콘산화질화막(SiON, 25)을 200Å∼800Å 두께로 형성하고, 실리콘산화질화막(25) 상에 반사방지층(Orgarnic Bottom Anti-Reflective Coating layer, 26)를 코팅한다. 여기서, 실리콘산화질화막(25)은 화학기상증착방식으로 증착하는데, 증착두께는 비정질카본층(24)과 패드질화막(23)의 두께에 따라 조절가능하다. 그리고, 반사방지층(26)은 C, H를 포함하는 물질로 형성한다.
이어서, 반사방지층(26) 상에 감광막을 도포한 후 노광 및 현상으로 패터닝하여 감광막패턴, 즉 소자분리마스크(27)를 형성한다.
다음으로, 트렌치를 형성하기 위한 식각 공정, 즉 반사방지층(26) 식각, 실 리콘산화질화막(25) 식각, 비정질카본층(24) 식각, 패드질화막(23) 식각, 패드산화막(22) 식각 및 반도체기판(21)의 식각을 순차적으로 진행하는데, 본 발명은 반사방지층(26) 식각부터 반도체기판(21)의 식각공정까지를 인시튜(In-situ)로 진행한다(이를 '인시튜 STI 공정'이라고 함). 바람직하게, 인시튜 STI 공정은 플라즈마소스가 TCP 소스인 폴리실리콘 에처(Etcher), 즉 폴리실리콘 식각 챔버에서 실시하며, 이로써 모든 식각공정이 동일 폴리실리콘 식각 챔버에서 순차적으로 진행된다.
그 식각 진행순서는 다음과 같다.
먼저, 도 4b에 도시된 바와 같이, 소자분리마스크(27)를 식각배리어로 하여 반사방지층(26)을 식각한다. 여기서, 반사방지층(26) 식각시에는 압력이 5mTorr∼40mTorr, 탑파워(Top power)가 바텀파워(Bottom power)보다 적어도 2배 이상 높은 조건(탑파워는 300W∼900W, 바텀파워는 20W∼400W)에서 CF4/CHF3/O2의 혼합가스를 사용하며, 식각프로파일(26a)을 적어도 80°이하(70∼80°)의 슬로프 프로파일(Slope profile)로 만들어 주는 식각을 진행한다.
상기 반사방지층(26) 식각시에는 혼합가스 중에서 CHF3 가스의 유량을 CF4 가스보다 적어도 4배 이상(4배∼6배) 많게 해서(CF4의 유량은 5sccm∼20sccm, CHF3의 유량은 20sccm∼120sccm, O2의 유량은 0sccm∼20sccm), 폴리머(Polymer)가 많이 생성될 수 있는 조건으로 유지시켜 준다. 이로써 반사방지층(26)의 식각프로파일(26a)을 슬로프 프로파일로 만들어 줄 수 있다.
다음으로, 도 4c에 도시된 바와 같이, 실리콘산화질화막(25)을 식각하는데, 이때, 압력은 5mTorr∼40mTorr, 탑파워(Top power)를 바텀파워(Bottom power)보다 2∼3배 정도 높게 설정하고(탑파워는 300W∼900W, 바텀파워는 20W∼400W), CF4/CH2F2 또는 CF4/CHF3의 혼합가스를 사용하며, 식각프로파일을 적어도 80°이하(70∼80°)에서 최대한 슬로프 프로파일(Slope profile)로 만들어 주는 식각을 진행한다.
상기 실리콘산화질화막(25) 식각시에는 혼합가스 중에서 CH2F2 가스(또는 CHF3)의 유량을 CF4 가스보다 적어도 2배 이상(2배∼4배) 많게 유지하여 최대한의 슬로프를 구현해준다. 예컨대, CF4의 유량은 5sccm∼40sccm, CH2F2의 유량은 10sccm∼80sccm, CHF3의 유량은 10sccm∼120sccm으로 한다.
위와 같은 실리콘산화질화막(25)의 식각 완료시에 소자분리마스크(27)이 거의 제거되며, 남아있는 소자분리마스크(27a)는 후속 비정질카본층 식각시에 모두 제거된다.
그리고, 반사방지층(26)과 실리콘산화질화막(25) 식각시 식각프로파일을 슬로프 프로파일로 만들어주는 이유는, 후속 트렌치의 사이즈를 미세패턴으로 형성하기위한 것이다. 참고로, 후속 비정질카본층(24)과 패드질화막(23) 식각은 수직프로파일을 갖도록 하는데, 이는 트렌치가 원하는 모양 및 깊이를 갖도록 하기 위한 것이다.
도 4d에 도시된 바와 같이, 비정질카본층(24)을 식각하는데, 비정질카본층(24) 식각시에는 20mTorr 이하(3mTorr∼20mTorr)의 압력, 300W∼800W의 탑파워(Top power), 100W∼500W의 바텀파워(Bottom power)조건으로 N2/O2, N2/O2/HBr/Cl2 또는 N2/H2/CHF3 중에서 선택되는 어느 하나의 혼합가스(N2:50sccm∼200sccm, O2:50sccm∼200sccm, HBr:10sccm∼100sccm, Cl2: 10sccm∼100sccm, H2:50sccm∼200sccm, CHF3: 10sccm∼100sccm)를 사용한다. 이때, 비정질카본층(24)의 식각프로파일(24a)은 적어도 89°이상(89∼90°)의 수직 프로파일(Vertical profile)로 만들어 준다.
상기 비정질카본층(24) 식각시에 남아 있던 소자분리마스크(27a)와 반사방지층(26)은 모두 소모되어 잔류하지 않고, 실리콘산화질화막(25)은 얇은 두께로 잔류한다. 즉, 얇은 두께의 실리콘산화질화막(25b)만이 비정질카본층(24) 위에 잔류한다.
이와 같이, 반사방지층(26) 아래에 실리콘산화질화막(25)을 삽입해주므로써, 비정질카본층(24) 식각시에 비정질카본층(24)의 상부면이 식각되는 것을 방지한다. 참고로, 소자분리마스크(27)는 반사방지층(26) 식각시에 일부 소모되고, 실리콘산화질화막(25) 없이 소자분리마스크(27a)와 반사방지층(26)만으로 비정질카본층(24)을 식각하면 선택비가 없기 때문에, 비정질카본층(24) 식각시에 소자분리마스크(27a)와 반사방지층(26)이 동시에 제거되어 결국 비정질카본층(24)의 손실을 초래한다. 하지만, 실리콘산화질화막(25)이 중간에 존재하면, 비정질카본층(24)의 식각초기에 소자분리마스크(27) 및 반사방지층(26)이 손실되더라도 실리콘산화질화막(24)이 남아서 선택비를 가지므로 비정질카본층(24)의 손실이 발생하지 않는다.
도 4e에 도시된 바와 같이, 비정질카본층(24)을 하드마스크로 하여 패드질화막(23)을 식각한다. 이때, 20mTorr 이하(3mTorr∼20mTorr)의 압력, 탑파워(Top power)와 바텀파워를 비슷하게 유지하고(300W∼800W의 탑파워, 300W∼800W의 바텀파워), CF4, CH2F2, O2 및 He를 혼합하여 식각하며, 패드질화막(23)의 식각프로파일(23a)을 적어도 89°이상(89∼90°)의 수직 프로파일로 만들어 준다.
상기 CF4, CH2F2, O2 및 He를 혼합하여 패드질화막(23)을 식각하는 경우에는 폴리머가 거의 발생하지 않아 수직프로파일로 만들어 줄 수 있고, 더불어 선택비가 높은 비정질카본층(24)을 식각배리어로 하여 패드질화막(23)을 식각하므로 패드질화막(23)의 식각프로파일(23a)을 수직프로파일로 만들어 줄 수 있다.
상기 패드질화막(23) 식각시에 비정질카본층(24) 상부에 남아 있던 실리콘산화질화막(25b)은 패드질화막(23)보다 낮은 두께이므로 패드질화막(23)이 식각되는 동안에 동시에 제거되어 잔류하지 않는다.
그리고, 패드질화막(23) 식각시에는 패드질화막(23)이 잔류하지 않도록 과도식각(Over etch)을 진행해주는데, 과도식각은 반도체기판(21)의 손실(loss, L)이 100Å∼200Å 사이가 되도록 진행해준다. 즉, 패드질화막(23) 식각시 과도식각을 진행해주므로써 패드산화막(22)까지 식각하고, 동시에 패드산화막(22) 식각후 노출되는 반도체기판(21)의 표면을 100Å∼200Å 정도로 손실('L')시키는 것이다.
도 4f에 도시된 바와 같이, 남아있는 비정질카본층(24)을 식각배리어로 하여 반도체기판(21)을 소정 깊이(2000Å∼3000Å)로 식각하여 트렌치(28)를 형성하는 실리콘 트렌치 식각(Silicon trench etch)을 진행한다.
이때, 실리콘트렌치 식각시 식각가스는 Cl2/O2, HBr/O2 또는 HBr/Cl2/O2 중에서 선택되는 어느 하나의 혼합가스를 사용하며, 식각을 하는 동안의 압력, 탑파워, 바텀파워, 가스 유량비율 등은 원하는 트렌치(28)의 슬로프 모양(28a)에 따라 자유롭게 조정가능하며, 어떠한 경우라도 비정질카본층(24)의 선택비는 높으므로 패드질화막탑어택의 우려는 존재하지 않는다.
즉, 트렌치 식각시 공정조건이 어떻게 바뀌더라도 식각가스로 사용되는 Cl2/O2, HBr/O2 또는 HBr/Cl2/O2 중에서 선택되는 어느 하나의 혼합가스에 대해 비정질카본층(24)은 높은 선택비를 가져, 트렌치(28)가 완료되는 시점까지 제거되지 않고 잔류하게 되고, 이로써 비정질카본층(24) 아래의 패드질화막(23)이 전혀 어택받지 않으면서 패드질화막(23)의 프로파일 변화를 방지한다.
예를 들어 보면, 트렌치(28) 형성을 위해 20mTorr 이하(3mTorr∼20mTorr)의 압력, 300W∼800W의 탑파워, 100W∼400W의 바텀파워, O2:50sccm∼200sccm, HBr:10sccm∼100sccm, Cl2: 10sccm∼100sccm으로 사용하는데, 이러한 조건에 의해 식각을 진행하는 경우 비정질카본층(24)은 높은 선택비를 갖는다. 더불어, 압력, 탑파워, 바텀파워, 각 가스의 유량을 바꾸어 식각을 진행하여도비정질카본층(24)은 여전히 높은 선택비를 갖는다.
도 4g에 도시된 바와 같이, 트렌치(28)가 형성되고 난 후에, 마지막으로 남아있는 비정질카본층(24)을 제거하는 세정(Cleaning) 공정을 진행한다. 이때, 비정 질카본층(24)을 제거하기 위해 세정 공정은 트렌치(28) 형성까지의 동일한 챔버에서 인시튜로 진행하거나, 또한 다른 챔버에서 엑시튜(Ex-situ)로 진행한다. 상기 세정 공정은 O2를 단독으로 사용하거나, O2/N2, N2/H2, O2/CF4 중에서 선택된 어느 하나의 혼합가스를 사용한 플라즈마로 진행한다.
위와 같이, 비정질카본층(24)이 제거되고 나면, 인시튜 STI 식각 공정이 완료된다.
다음으로, 도 4h에 도시된 바와 같이, 트렌치(28)를 갭필하는 갭필절연막(29)을 증착하는 공정, 갭필절연막(29)에 대한 CMP(Chemical Mechanical Polishing) 공정, 패드질화막(23) 스트립(strip) 공정을 진행하여 트렌치 구조의 소자분리 구조를 완성한다. 여기서, 갭필절연막(29)은 고밀도플라즈마산화막으로 형성하고, 패드질화막(23)의 스트립은 인산(H3PO4) 용액을 이용하여 진행한다.
도 5는 본 발명의 실시예에 따른 인시튜 STI 공정의 결과를 나타낸 사진으로서, 트렌치(28) 형성후에도 비정질카본층(24)이 잔류하여 패드질화막탑어택이 발생하지 않음을 알 수 있다. 또한, 패드질화막(23)의 식각프로파일(23a)도 수직프로파일로 얻을 수 있음을 알 수 있다.
상술한 실시예에 따르면, 본 발명은 소자분리를 위한 트렌치를 형성하기 위한 식각 공정(인시튜 STI 공정), 즉 반사방지층(26) 식각, 실리콘산화질화막(25) 식각, 비정질카본층(24) 식각, 패드질화막(23) 식각, 패드산화막(22) 식각 및 트렌치(28)의 식각을 순차적으로 진행할 때, 반사방지층(26) 식각부터 트렌치(28)의 식 각공정까지를 인시튜(In-situ)로 진행한다. 바람직하게, 인시튜 STI 공정은 플라즈마소스(Plasma source)로 TCP(Transformer coupled plasma)를 사용하는 폴리실리콘 에처(Etcher)에서 실시하며, 모든 식각공정이 동일한 폴리실리콘 식각 챔버에서 순차적으로 진행된다.
이와 같이, 인시튜로 진행하면, 시간지연(time delay)이 없으므로 자연산화막, 폴리머 등이 발생하지 않아 트렌치의 깊이 변동을 초래하지않고, 또한 감광막 선택비 부족에 기인한 패드질화막탑어택 및 패드질화막슬로프프로파일을 방지한다.
또한, 패드질화막 식각, 트렌치 식각, 감광막 스트립 및 세정의 4단계로 이루어지던 공정을 비정질카본층을 이용한 하드마스크 구조를 이용하여 인시튜 STI 식각과 세정의 2단계로 간소화시킨다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 소자분리를 위한 트렌치를 형성하기 위한 식각 공정을 인시튜 STI 식각공정과 세정의 2단계로 간소화시키므로써 소자분리공정을 단순화시켜 TAT(Turn Around Time) 단축을 통한 비용절감을 얻을 수 있는 효과가 있다.
또한, 본 발명은 CD(Critical Dimension) 및 깊이(Depth) 변동(variation), 패드질화막 탑어택 및 패드질화막슬로프프로파일 등을 방지하므로써 감광막을 이용한 STI 방법의 한계를 극복하여 50nm 수준의 고집적 반도체소자의 제조 공정에 적용할 수 있는 효과가 있다.

Claims (30)

  1. 반도체기판 상부에 패드산화막과 패드질화막을 적층하는 단계;
    상기 패드질화막 상에 비정질카본층, 식각방지층 및 반사방지층을 차례로 형성하는 단계;
    상기 반사방지층 상에 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각배리어로 하여 상기 반사방지층, 식각방지층 및 비정질카본층을 순차적으로 식각하는 단계;
    상기 비정질카본층을 식각배리어로 하여 상기 패드질화막, 패드산화막 및 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계; 및
    상기 비정질카본층을 제거하는 단계를 포함하고,
    상기 반사방지층, 식각방지층 및 비정질카본층을 순차적으로 식각하는 단계와 상기 트렌치를 형성하는 단계는 동일 챔버에서 인시튜(In-situ)로 진행하는 반도체소자의 트렌치 형성 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 비정질카본층을 제거하는 단계는,
    상기 반사방지층, 식각방지층 및 비정질카본층을 순차적으로 식각하는 단계와 상기 트렌치를 형성하는 단계가 진행된 챔버에서 인시튜로 진행하는 것을 특징으로 하는 반도체소자의 트렌치 형성 방법.
  5. 제1항에 있어서,
    상기 비정질카본층을 제거하는 단계는,
    상기 반사방지층, 식각방지층 및 비정질카본층을 순차적으로 식각하는 단계와 상기 트렌치를 형성하는 단계가 인시튜로 진행된 챔버가 아닌 다른 챔버에서 엑시튜로 진행하는 것을 특징으로 하는 반도체소자의 트렌치 형성 방법.
  6. 제1항, 제4항 또는 제5항 중 어느 한 항에 있어서,
    상기 인시튜 진행시 챔버는, 폴리실리콘 식각 챔버를 이용하는 것을 특징으로 하는 반도체소자의 트렌치 형성 방법.
  7. 제1항에 있어서,
    상기 식각방지층은, 실리콘산화질화막으로 형성하는 것을 특징으로 하는 반도체소자의 트렌치 형성 방법.
  8. 제1항에 있어서,
    상기 반사방지층, 식각방지층 및 상기 비정질카본층을 순차적으로 식각하는 단계에서,
    상기 반사방지층과 식각방지층 식각시에 상기 반사방지층과 식각방지층의 식각프로파일을 슬로프 프로파일(Slope profile)로 만들어 주는 것을 특징으로 하는 반도체소자의 트렌치 형성 방법.
  9. 제8항에 있어서,
    상기 비정질카본층의 식각시, 상기 비정질카본층의 식각프로파일을 수직프로파일로 만들어 주는 것을 특징으로 하는 반도체소자의 트렌치 형성 방법.
  10. 반도체기판 상부에 패드산화막과 패드질화막을 적층하는 단계;
    상기 패드질화막 상에 비정질카본층을 형성하는 단계;
    상기 비정질카본층 상에 식각방지층과 반사방지층을 차례로 형성하는 단계;
    상기 반사방지층 상에 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각배리어로 하여 상기 반사방지층, 식각방지층 및 상기 비정질카본층을 순차적으로 식각하는 단계;
    상기 비정질카본층을 식각배리어로 하여 상기 패드질화막, 패드산화막 및 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계;
    상기 비정질카본층을 제거하는 단계;
    상기 트렌치에 갭필되는 갭필절연막을 형성하는 단계; 및
    상기 패드질화막을 제거하는 단계를 포함하고,
    상기 반사방지층, 식각방지층 및 비정질카본층을 순차적으로 식각하는 단계와 상기 패드질화막, 패드산화막 및 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계는 동일 챔버에서 인시튜로 진행하는
    반도체소자의 소자분리 방법.
  11. 삭제
  12. 제10항에 있어서,
    상기 비정질카본층을 제거하는 단계는,
    상기 반사방지층, 식각방지층 및 비정질카본층을 순차적으로 식각하는 단계와 상기 패드질화막, 패드산화막 및 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계가 진행된 챔버에서 인시튜로 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  13. 제10항에 있어서,
    상기 비정질카본층을 제거하는 단계는,
    상기 반사방지층, 식각방지층 및 비정질카본층을 순차적으로 식각하는 단계, 상기 패드질화막, 패드산화막 및 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계가 인시튜로 진행된 챔버가 아닌 다른 챔버에서 엑시튜로 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  14. 제10항, 제12항 또는 제13항 중 어느 한 항에 있어서,
    상기 인시튜 진행시 챔버는 폴리실리콘 식각 챔버를 이용하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  15. 제10항에 있어서,
    상기 반사방지층을 식각하는 단계는,
    5mTorr∼40mTorr의 압력과 탑파워가 바텀파워보다 높은 조건에서 CF4/CHF3/O2의 혼합가스를 사용하여 식각프로파일을 슬로프 프로파일로 만들어 주는 식각으로 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  16. 제15항에 있어서,
    상기 반사방지층을 식각하는 단계에서,
    상기 탑파워는 300W∼900W를 사용하고, 상기 바텀파워는 20W∼400W를 사용하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  17. 제15항에 있어서,
    상기 혼합가스 중에서 CHF3 가스의 유량을 CF4 가스보다 많게 사용하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  18. 제17항에 있어서,
    상기 CF4의 유량은 5sccm∼20sccm으로 하고, 상기 CHF3의 유량은 20sccm∼120sccm으로 하며, 상기 O2의 유량은 0sccm∼20sccm으로 하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  19. 제10항에 있어서,
    상기 식각방지층은, 실리콘산화질화막으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  20. 제19항에 있어서,
    상기 식각방지층을 식각하는 단계는,
    압력은 5mTorr∼40mTorr, 탑파워를 바텀파워보다 높게 설정하고, CF4/CH2F2 또는 CF4/CHF3의 혼합가스를 사용하여, 식각프로파일을 슬로프 프로파일로 만들어 주는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  21. 제20항에 있어서,
    상기 탑파워는 300W∼900W를 사용하고, 상기 바텀파워는 20W∼400W를 사용하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  22. 제20항에 있어서,
    상기 혼합가스 사용시, 상기 CH2F2 또는 CHF3의 유량을 CF4 가스보다 많게 유지하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  23. 제22항에 있어서,
    상기 혼합가스 사용시,
    상기 CF4의 유량은 5sccm∼40sccm, 상기 CH2F2의 유량은 10sccm∼80sccm, 상기 CHF3의 유량은 10sccm∼120sccm으로 하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  24. 제10항에 있어서,
    상기 비정질카본층을 식각하는 단계는,
    3mTorr∼20mTorr의 압력, 300W∼800W의 탑파워, 100W∼500W의 바텀파워조건으로 N2/O2, N2/O2/HBr/Cl2 또는 N2/H2/CHF3 중에서 선택되는 어느 하나의 혼합가스를 사용하여 진행하며, 상기 비정질카본층의 식각프로파일을 수직 프로파일로 만들어 주는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  25. 제10항에 있어서,
    상기 패드질화막의 식각은,
    3mTorr∼20mTorr의 압력, 탑파워와 바텀파워를 300W∼800W로 유지하고, CF4, CH2F2, O2, He를 혼합하여 사용하여, 상기 패드질화막의 식각프로파일을 수직 프로파일로 만들어 주는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  26. 제25항에 있어서,
    상기 패드질화막 식각시, 상기 패드산화막을 식각하면서 상기 반도체기판의 표면이 일부 손실되도록 과도식각을 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  27. 제26항에 있어서,
    상기 반도체기판의 손실은 100Å∼200Å 사이가 되도록 하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  28. 제10항에 있어서,
    상기 트렌치를 형성하는 단계는,
    Cl2/O2, HBr/O2 또는 HBr/Cl2/O2 중에서 선택되는 어느 하나의 혼합가스를 사용하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  29. 제10항, 제12항 또는 제13항 중 어느 한 항에 있어서,
    상기 비정질카본층을 제거하는 단계는,
    O2를 단독으로 사용하거나, O2/N2, N2/H2 또는 O2/CF4 중에서 선택된 어느 하나의 혼합가스의 플라즈마를 사용하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  30. 제10항에 있어서,
    상기 비정질카본층은,
    화학기상증착방식으로 증착하되 그 증착온도는 300℃∼600℃ 온도로 하며, 증착두께는 1000Å∼5000Å 두께로 하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
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