CN116207039B - 半导体结构的制作方法以及半导体结构 - Google Patents

半导体结构的制作方法以及半导体结构 Download PDF

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Abstract

本申请提供了一种半导体结构的制作方法以及半导体结构。该方法中，首先，提供基底，基底包括衬底以及待刻蚀层；之后，在待刻蚀层的裸露表面上形成硬掩膜叠层，硬掩膜叠层包括依次层叠的无定形硅层、硬掩膜层以及光阻层；之后，图形化硬掩膜叠层，得到图形化的硬掩膜叠层，且图形化无定形硅层采用的刻蚀气体包括CF4和O2；最后，以图形化的硬掩膜叠层为掩膜刻蚀待刻蚀层，形成通孔。该方法形成的硬掩膜叠层底部的无定形硅层采用CF4和O2刻蚀，反应产生SiOF和SiF，SiOF在底部沉积比顶部沉积厚，通过对SiOF沉积和蚀刻，形成的图案窗口侧壁的线条会变得平滑，进而解决了现有技术中蚀刻后的半导体结构线宽粗糙度较大的问题。

Description

半导体结构的制作方法以及半导体结构
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种半导体结构的制作方法以及半导体结构。
背景技术
特征尺寸线宽下降至100nm以下时，线宽粗糙度（LWR，Line Width Roughness）对集成电路加工工艺和器件的影响已无法忽略，成为严重制约集成电路持续发展的瓶颈之一，经过金属硬掩膜层蚀刻后往往会出现较差的线宽粗糙度。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种半导体结构的制作方法以及半导体结构，以解决现有技术中蚀刻后的半导体结构线宽粗糙度较大的问题。
为了实现上述目的，根据本申请的一个方面，提供了半导体结构的制作方法，包括：提供基底，所述基底包括衬底以及待刻蚀层，所述待刻蚀层位于所述衬底的一侧；在所述待刻蚀层的裸露表面上形成依次层叠的无定形硅层、硬掩膜层以及光阻层，所述无定形硅层、所述硬掩膜层以及所述光阻层构成硬掩膜叠层；图形化所述硬掩膜叠层，得到图形化的硬掩膜叠层，且图形化所述无定形硅层采用的刻蚀气体包括CF4和O2；以所述图形化的硬掩膜叠层为掩膜，刻蚀所述待刻蚀层，形成通孔，所述通孔使得部分所述衬底裸露。
进一步地，图形化所述硬掩膜叠层，包括：图形化所述光阻层，在所述光阻层中形成图案窗口；以图形化的所述光阻层为掩膜，刻蚀所述硬掩膜层，将所述图案窗口转移至所述硬掩膜层；以图形化的所述硬掩膜层为掩膜，刻蚀所述无定形硅层，将所述图案窗口转移至所述无定形硅层。
进一步地，在所述光阻层中形成图案窗口之后，在以图形化的所述光阻层为掩膜，刻蚀所述硬掩膜层之前，所述方法还包括：对所述图案窗口的侧壁进行平滑处理，所述平滑处理包括采用He等离子体或Ar等离子体刻蚀。
进一步地，在所述无定形硅层的裸露表面上形成所述硬掩膜层，包括：在所述无定形硅层的裸露表面上形成氮氧化硅层；在所述氮氧化硅层的裸露表面上形成氧化物层。
进一步地，在所述无定形硅层的裸露表面上形成所述硬掩膜层之后，在所述硬掩膜层的裸露表面上形成所述光阻层之前，所述方法还包括：在所述硬掩膜层的裸露表面上形成底部抗反射层。
进一步地，提供基底，包括：提供所述衬底；在所述衬底的裸露表面上形成刻蚀停止层；在所述刻蚀停止层的裸露表面上形成所述待刻蚀层。
进一步地，所述刻蚀停止层的材料包括以下至少之一：氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、未掺杂的硅酸盐玻璃(USG)、正硅酸四乙酯(TEOS)以及掺杂氟的氧化硅玻璃(FSG)。
进一步地，所述无定形硅层的厚度范围为100Å~600Å。
进一步地，所述待刻蚀层的材料包括以下至少之一：硅、氧化硅、氮化硅以及氮氧化硅。
根据本申请的另一方面，提供了一种半导体结构，所述半导体结构采用任一种所述的半导体结构的制作方法制作而成，所述半导体结构包括基底、硬掩膜叠层以及通孔，其中，所述基底包括衬底以及待刻蚀层，所述待刻蚀层位于所述衬底的一侧；所述硬掩膜叠层位于所述待刻蚀层的远离所述衬底的表面上，所述硬掩膜叠层包括层叠的无定形硅层、硬掩膜层以及光阻层；所述通孔贯穿所述硬掩膜叠层和所述待刻蚀层，使得部分所述衬底裸露。
应用本申请的技术方案，所述半导体结构的制作方法中，首先，提供基底，所述基底包括衬底以及待刻蚀层，所述待刻蚀层位于所述衬底的一侧；之后，在所述待刻蚀层的裸露表面上形成依次层叠的无定形硅层、硬掩膜层以及光阻层，所述无定形硅层、所述硬掩膜层以及所述光阻层构成硬掩膜叠层；之后，图形化所述硬掩膜叠层，得到图形化的硬掩膜叠层，且图形化所述无定形硅层采用的刻蚀气体包括CF4和O2；最后，以所述图形化的硬掩膜叠层为掩膜，刻蚀所述待刻蚀层，形成通孔，所述通孔使得部分所述衬底裸露。该方法在待刻蚀层的表面上形成硬掩膜叠层，硬掩膜叠层的底部为无定形硅层，而无定形硅层在刻蚀过程中采用刻蚀气体包括CF4和O2，反应产生SiOF和SiF，SiOF在底部沉积的厚度较在顶部沉积的厚度厚，通过对SiOF沉积和蚀刻，形成的图案窗口侧壁的线条会变得平滑，进而解决了现有技术中蚀刻后的半导体结构线宽粗糙度较大的问题。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请的一种实施例的半导体结构的制作方法的流程图；
图2示出了根据本申请的一种实施例的基底的结构示意图；
图3示出了根据本申请的另一种实施例的基底的结构示意图；
图4示出了根据本申请的一种实施例的形成硬掩膜叠层后的结构示意图；
图5示出了根据本申请的另一种实施例的形成硬掩膜叠层后的结构示意图；
图6示出了根据本申请的又一种实施例的形成硬掩膜叠层后的结构示意图；
图7示出了根据本申请的一种实施例的形成图形化的硬掩膜叠层后的结构示意图；
图8示出了根据本申请的一种实施例的形成通孔后的结构示意图；
图9示出了根据本申请的一种实施例的图案窗口的侧壁的线条变平滑的过程示意图；
图10示出了根据本申请的另一种实施例的形成图形化的硬掩膜叠层后的结构示意图。
其中，上述附图包括以下附图标记：
10、基底；20、硬掩膜叠层；21、图形化的硬掩膜叠层；30、通孔；101、衬底；102、待刻蚀层；103、刻蚀停止层；201、无定形硅层；202、硬掩膜层；203、光阻层；204、底部抗反射层；211、氮氧化硅层；212、氧化物层；213、SiOF。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
应该理解的是，当元件（诸如层、膜、区域、或衬底）描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中蚀刻后的半导体结构线宽粗糙度较大，为了解决如上问题，本申请提出了一种半导体结构的制作方法以及半导体结构。
根据本申请的实施例，提供了一种半导体结构的制作方法。
图1是根据本申请实施例的半导体结构的制作方法的流程图。如图1所示，该方法包括以下步骤：
步骤S101，如图2所示，提供基底10，上述基底10包括衬底101以及待刻蚀层102，上述待刻蚀层102位于上述衬底101的一侧；
在上述衬底的裸露表面上形成待刻蚀层，本申请的一种实施例中，上述待刻蚀层的材料包括以下至少之一：硅、氧化硅、氮化硅以及氮氧化硅。后续通过图形化光阻层和硬掩膜叠层，刻蚀待刻蚀层，形成通孔。
为了防止在刻蚀过程中衬底受到损伤，同时也可以方便获知待刻蚀层已刻蚀完毕，本申请的另一种实施例中，如图3所示，提供基底10，包括：提供上述衬底101；在上述衬底101的裸露表面上形成刻蚀停止层103；在上述刻蚀停止层103的裸露表面上形成上述待刻蚀层102。
本申请的再一种实施例中，上述刻蚀停止层的材料包括以下至少之一：氮化硅、碳化硅、氮氧化硅、未掺杂的硅酸盐玻璃、正硅酸四乙酯以及掺杂氟的氧化硅玻璃。刻蚀停止层的材料不限于氮化硅、碳化硅、氮氧化硅、未掺杂的硅酸盐玻璃、正硅酸四乙酯以及掺杂氟的氧化硅玻璃，本领域的技术人员可以根据实际情况进行选择。
步骤S102，如图4所示，在上述待刻蚀层102的裸露表面上形成依次层叠的无定形硅层201、硬掩膜层202以及光阻层203，上述无定形硅层201、上述硬掩膜层202以及上述光阻层203构成硬掩膜叠层20；
本申请的另一种实施例中，上述无定形硅层的厚度范围为100Å~600Å。无定形硅层在刻蚀过程与刻蚀气体CF4和O2反应产生SiOF和SiF，SiOF在底部沉积的厚度较在顶部沉积的厚度厚，通过对SiOF沉积和蚀刻，形成的图案窗口侧壁的线条会变得平滑，若无定形硅层的厚度过薄，则形成的图案窗口侧壁的线条的平滑度不够，若无定形硅层的厚度过厚，刻蚀时间和成本都会变大，因此，上述无定形硅层的厚度范围需要在适当的厚度范围内。
实际应用中，无定形硅层的图案窗口的侧壁线宽粗糙度小，随着刻蚀的进行，位于无定形硅层上方的各结构层的图案窗口的侧壁线宽粗糙度也逐渐减小，另外，以线宽粗糙度小的图形化的无定形硅层为掩膜，刻蚀待刻蚀层时，可以得到线宽粗糙度小的通孔，从而可以避免由于线宽粗糙度大导致的半导体器件性能不稳定、漏电流增大和介质层击穿等问题。
本申请的再一种实施例中，在上述无定形硅层的裸露表面上形成上述硬掩膜层，包括：如图5所示，在上述无定形硅层201的裸露表面上形成氮氧化硅层211；在上述氮氧化硅层211的裸露表面上形成氧化物层212。具体地，上述硬掩膜层可以是单层结构，也可以是叠层结构，单层结构的硬掩膜层可以是氮氧化硅层或氧化物层，叠层结构可以是沿基底厚度方向依次叠置的氮氧化硅层以及氧化物层，也可以是沿基底厚度方向依次叠置的氧化物层以及氮氧化硅层。
为了减小曝光时产生的反射效应，从而得到具有精细图案的光阻层，本申请的另一种实施例中，在上述无定形硅层的裸露表面上形成上述硬掩膜层之后，在上述硬掩膜层的裸露表面上形成上述光阻层之前，上述方法还包括：如图6所示，在上述硬掩膜层202的裸露表面上形成底部抗反射层204。
实际应用中，上述底部抗反射层的材料可以是有机底部抗反射层，也可以是无机底部抗反射层。
步骤S103，如图7所示，图形化上述硬掩膜叠层20，得到图形化的硬掩膜叠层21，且图形化上述无定形硅层采用的刻蚀气体包括CF4和O2；
本申请的另一种实施例中，图形化上述硬掩膜叠层，包括：图形化上述光阻层，在上述光阻层中形成图案窗口；以图形化的上述光阻层为掩膜，刻蚀上述硬掩膜层，将上述图案窗口转移至上述硬掩膜层；以图形化的上述硬掩膜层为掩膜，刻蚀上述无定形硅层，将上述图案窗口转移至上述无定形硅层。分别刻蚀光阻层、硬掩膜层以及无定形硅层，从而得到图形化的光阻层、图形化的硬掩膜层以及图形化的无定形硅层。
为了进一步减小图案窗口侧壁的线宽粗糙度，从而提高半导体器件的性能，本申请的又一种实施例中，在上述光阻层中形成图案窗口之后，在以图形化的上述光阻层为掩膜，刻蚀上述硬掩膜层之前，上述方法还包括：对上述图案窗口的侧壁进行平滑处理，上述平滑处理包括采用He等离子体或Ar等离子体刻蚀。
实际应用中，等离子体刻蚀时，偏置电压可以根据图案窗口的深度进行调节，具体地，上述等离子体刻蚀的时间范围为10s~100s。
步骤S104，如图8所示，以上述图形化的硬掩膜叠层21为掩膜，刻蚀上述待刻蚀层102，形成通孔30，使得部分上述衬底裸露。
实际应用中，在有刻蚀停止层的情况下，如图8所示，上述通孔30使得部分上述刻蚀停止层103裸露。
上述半导体结构的制作方法中，首先，提供基底，上述基底包括衬底以及待刻蚀层，上述待刻蚀层位于上述衬底的一侧；之后，在上述待刻蚀层的裸露表面上形成依次层叠的无定形硅层、硬掩膜层以及光阻层，上述无定形硅层、上述硬掩膜层以及上述光阻层构成硬掩膜叠层；之后，图形化上述硬掩膜叠层，得到图形化的硬掩膜叠层，且图形化上述无定形硅层采用的刻蚀气体包括CF4和O2；最后，以上述图形化的硬掩膜叠层为掩膜，刻蚀上述待刻蚀层，形成通孔，上述通孔使得部分上述衬底裸露。该方法在待刻蚀层的表面上形成硬掩膜叠层，硬掩膜叠层的底部为无定形硅层，而无定形硅层在刻蚀过程中示意图如图9所示，刻蚀无定形硅层201采用刻蚀气体包括CF4和O2，反应产生SiOF213和SiF，SiOF213在底部沉积的厚度较在顶部沉积的厚度厚，通过对SiOF213沉积和蚀刻，形成的图案窗口侧壁的线条会变得平滑，进而解决了现有技术中蚀刻后的半导体结构线宽粗糙度较大的问题。
根据本申请的另一方面，提供了一种半导体结构，上述半导体结构采用任一种上述的半导体结构的制作方法制作而成，如图10所示，上述半导体结构包括基底10、硬掩膜叠层20以及通孔30，其中，上述基底10包括衬底101以及待刻蚀层102，上述待刻蚀层102位于上述衬底101的一侧；上述硬掩膜叠层20位于上述待刻蚀层102的远离上述衬底101的表面上，上述硬掩膜叠层20包括层叠的无定形硅层201、硬掩膜层202以及光阻层203；上述通孔30贯穿上述硬掩膜叠层20和上述待刻蚀层102，使得部分上述衬底101裸露。
上述半导体结构，包括基底、硬掩膜叠层以及通孔，其中，上述基底包括衬底以及待刻蚀层；上述硬掩膜叠层位于上述待刻蚀层的远离上述衬底的表面上，上述硬掩膜叠层包括层叠的无定形硅层、硬掩膜层以及光阻层；上述通孔贯穿上述硬掩膜叠层和上述待刻蚀层，使得部分上述衬底裸露。该半导体结构中的硬掩膜叠层的底部为无定形硅层，而无定形硅层在刻蚀过程中采用刻蚀气体包括CF4和O2，反应产生SiOF和SiF，SiOF在底部沉积的厚度较在顶部沉积的厚度厚，通过对SiOF沉积和蚀刻，形成的图案窗口侧壁的线条会变得平滑，进而解决了现有技术中蚀刻后的半导体结构线宽粗糙度较大的问题。
为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例对本申请的技术方案进行详细说明。
实施例
该实施例中的半导体结构的制作方法包括以下过程：
首先，如图3所示，提供基底10，包括：提供上述衬底101；在上述衬底101的裸露表面上形成刻蚀停止层103；在上述刻蚀停止层103的裸露表面上形成上述待刻蚀层102。上述待刻蚀层的材料包括以下至少之一：硅、氧化硅、氮化硅以及氮氧化硅，上述刻蚀停止层的材料包括以下至少之一：氮化硅、碳化硅、氮氧化硅、未掺杂的硅酸盐玻璃、正硅酸四乙酯以及掺杂氟的氧化硅玻璃。
之后，如图6所示，在上述待刻蚀层102的裸露表面上形成无定形硅层201；在上述无定形硅层201的裸露表面上形成氮氧化硅层211；在上述氮氧化硅层211的裸露表面上形成氧化物层212；在上述氧化物层212的裸露表面上形成底部抗反射层204，在上述底部抗反射层204的裸露表面上形成光阻层203，上述氮氧化硅层211和上述氧化物层212构成硬掩膜层202，上述无定形硅层201、上述硬掩膜层202以及上述光阻层203构成硬掩膜叠层20。上述无定形硅层的厚度范围为100Å~600Å。
之后，如图7所示，图形化上述硬掩膜叠层20，得到图形化的硬掩膜叠层21，且图形化上述无定形硅层201采用的刻蚀气体包括CF4和O2。具体地，图形化上述光阻层203，在上述光阻层203中形成图案窗口；以图形化的上述光阻层203为掩膜，刻蚀上述底部抗反射层204，将上述图案窗口转移至上述底部抗反射层204；以图形化的上述底部抗反射层204为掩膜，刻蚀上述硬掩膜层202，将上述图案窗口转移至上述硬掩膜层202；以图形化的上述硬掩膜层202为掩膜，刻蚀上述无定形硅层201，将上述图案窗口转移至上述无定形硅层201。分别刻蚀光阻层、底部抗反射层、硬掩膜层以及无定形硅层，从而得到图形化的光阻层、图形化的底部抗反射层、图形化的硬掩膜层以及图形化的无定形硅层。
之后，包括采用He等离子体或Ar等离子体刻蚀对上述图案窗口的侧壁进行平滑处理。实际应用中，等离子体刻蚀时，偏置电压可以根据图案窗口的深度进行调节，具体地，上述等离子体刻蚀的时间范围为10s~100s。
最后，如图8所示，以上述图形化的硬掩膜叠层21为掩膜，刻蚀上述待刻蚀层102，形成通孔30，使得部分上述刻蚀停止层103裸露。
在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1）、上述半导体结构的制作方法中，首先，提供基底，上述基底包括衬底以及待刻蚀层，上述待刻蚀层位于上述衬底的一侧；之后，在上述待刻蚀层的裸露表面上形成依次层叠的无定形硅层、硬掩膜层以及光阻层，上述无定形硅层、上述硬掩膜层以及上述光阻层构成硬掩膜叠层；之后，图形化上述硬掩膜叠层，得到图形化的硬掩膜叠层，且图形化上述无定形硅层采用的刻蚀气体包括CF4和O2；最后，以上述图形化的硬掩膜叠层为掩膜，刻蚀上述待刻蚀层，形成通孔，上述通孔使得部分上述衬底裸露。该方法在待刻蚀层的表面上形成硬掩膜叠层，硬掩膜叠层的底部为无定形硅层，而无定形硅层在刻蚀过程中采用刻蚀气体包括CF4和O2，反应产生SiOF和SiF，SiOF在底部沉积的厚度较在顶部沉积的厚度厚，通过对SiOF沉积和蚀刻，形成的图案窗口侧壁的线条会变得平滑，进而解决了现有技术中蚀刻后的半导体结构线宽粗糙度较大的问题。
2）、上述半导体结构，包括基底、硬掩膜叠层以及通孔，其中，上述基底包括衬底以及待刻蚀层，上述待刻蚀层位于上述衬底的一侧；上述硬掩膜叠层位于上述待刻蚀层的远离上述衬底的表面上，上述硬掩膜叠层包括层叠的无定形硅层、硬掩膜层以及光阻层；上述通孔贯穿上述硬掩膜叠层和上述待刻蚀层，使得部分上述衬底裸露。该半导体结构中的硬掩膜叠层的底部为无定形硅层，而无定形硅层在刻蚀过程中采用刻蚀气体包括CF4和O2，反应产生SiOF和SiF，SiOF在底部沉积的厚度较在顶部沉积的厚度厚，通过对SiOF沉积和蚀刻，形成的图案窗口侧壁的线条会变得平滑，进而解决了现有技术中蚀刻后的半导体结构线宽粗糙度较大的问题。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (9)

1.一种半导体结构的制作方法，其特征在于，包括：
提供基底，所述基底包括衬底以及待刻蚀层，所述待刻蚀层位于所述衬底的一侧；
在所述待刻蚀层的裸露表面上形成依次层叠的无定形硅层、硬掩膜层以及光阻层，所述无定形硅层、所述硬掩膜层以及所述光阻层构成硬掩膜叠层；
图形化所述硬掩膜叠层，得到图形化的硬掩膜叠层，且图形化所述无定形硅层采用的刻蚀气体包括CF4和O2，使得无定形硅层在刻蚀过程与刻蚀气体CF4和O2反应产生SiOF和SiF，且 SiOF在底部沉积的厚度较在顶部沉积的厚度厚；
以所述图形化的硬掩膜叠层为掩膜，刻蚀所述待刻蚀层，形成通孔，所述通孔使得部分所述衬底裸露，
在所述无定形硅层的裸露表面上形成所述硬掩膜层，包括：
在所述无定形硅层的裸露表面上形成氮氧化硅层；
在所述氮氧化硅层的裸露表面上形成氧化物层。
2.根据权利要求1所述的方法，其特征在于，图形化所述硬掩膜叠层，包括：
图形化所述光阻层，在所述光阻层中形成图案窗口；
以图形化的所述光阻层为掩膜，刻蚀所述硬掩膜层，将所述图案窗口转移至所述硬掩膜层；
以图形化的所述硬掩膜层为掩膜，刻蚀所述无定形硅层，将所述图案窗口转移至所述无定形硅层。
3.根据权利要求2所述的方法，其特征在于，在所述光阻层中形成图案窗口之后，在以图形化的所述光阻层为掩膜，刻蚀所述硬掩膜层之前，所述方法还包括：
对所述图案窗口的侧壁进行平滑处理，所述平滑处理包括采用He等离子体或Ar等离子体刻蚀。
4.根据权利要求1所述的方法，其特征在于，在所述无定形硅层的裸露表面上形成所述硬掩膜层之后，在所述硬掩膜层的裸露表面上形成所述光阻层之前，所述方法还包括：
在所述硬掩膜层的裸露表面上形成底部抗反射层。
5.根据权利要求1所述的方法，其特征在于，提供基底，包括：
提供所述衬底；
在所述衬底的裸露表面上形成刻蚀停止层；
在所述刻蚀停止层的裸露表面上形成所述待刻蚀层。
6.根据权利要求5所述的方法，其特征在于，所述刻蚀停止层的材料包括以下至少之一：氮化硅、碳化硅、氮氧化硅、未掺杂的硅酸盐玻璃、正硅酸四乙酯以及掺杂氟的氧化硅玻璃。
7.根据权利要求1至6中任一项所述的方法，其特征在于，所述无定形硅层的厚度范围为100Å~600Å。
8.根据权利要求1至6中任一项所述的方法，其特征在于，所述待刻蚀层的材料包括以下至少之一：硅、氧化硅、氮化硅以及氮氧化硅。
9.一种半导体结构，其特征在于，所述半导体结构采用权利要求1至8中任一项所述的半导体结构的制作方法制作而成，所述半导体结构包括：
基底，所述基底包括衬底以及待刻蚀层，所述待刻蚀层位于所述衬底的一侧；
硬掩膜叠层，位于所述待刻蚀层的远离所述衬底的表面上，所述硬掩膜叠层包括层叠的无定形硅层、硬掩膜层以及光阻层；
通孔，贯穿所述硬掩膜叠层和所述待刻蚀层，使得部分所述衬底裸露。
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