KR101867503B1 - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

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Abstract

본 발명은 스페이서 패터닝 기술을 이용한 반도체 소자의 미세 패턴 형성 시 스페이서 패터닝 기술 적용에 따라 부가되는 마스크 수를 최소화하고 고가의 하드 마스크층의 사용도 최소화하여 제조 공정을 단순화하고 제조 비용을 절감할 수 있는 방법을 제공하며, 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법은, 반도체 기판 상에 산화막과 폴리실리콘막을 순차적으로 형성하는 단계, 폴리실리콘막 상에 파티션을 형성하는 단계, 파티션의 측벽에 스페이서를 형성하는 단계, 파티션을 제거하는 단계, 스페이서를 커팅함과 동시에 셀 영역의 폴리실리콘막 및 주변 영역의 폴리실리콘막을 식각하여 제1 폴리실리콘막 패턴을 형성하는 단계; 스페이서를 마스크로하여 셀 영역의 제1 폴리실리콘막 패턴을 식각하여 제1 폴리실리콘막 패턴의 선폭보다 작은 제2 폴리실리콘막 패턴을 형성하는 단계; 제1 폴리실리콘막 패턴 및 제2 폴리실리콘막 패턴을 마스크로 하여 산화막을 식각하여 산화막 패턴을 형성하는 단계; 및 제1 폴리실리콘막 패턴, 제2 폴리실리콘막 패턴 및 산화막 패턴을 마스크로하여 기판을 패터닝하는 단계를 포함한다.

Description

반도체 소자의 미세 패턴 형성 방법{METHOD OF FORMING FINE PATTERN FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 패턴 형성 방법에 관한 것이며, 더 자세히는 스페이서 패터닝 기술을 이용한 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
최근 반도체 메모리 소자의 고집적화에 따라 반도체 소자의 크기는 점점 더 작아지고 있다. 이에 따라, 반도체 소자를 구성하는 회로 패턴의 크기도 축소되면서 반도체 기판(웨이퍼) 상에 패턴을 전사하기 위한 마스크 공정을 위한 노광 과정에 광학적 해상력 한계가 발생되고 있다.
그러나, 광학적 해상력 한계를 극복하기 위해 마스크의 업그레이드를 진행하게 되면 장비 가격 및 공정 단가 상승이 야기되기 때문에, 기존의 마스크 공정을 이용하여 광학적 해상력 한계를 극복하면서 보다 미세한 패턴을 형성하기 위한 방법이 요구되고 있다.
이러한 방법으로서, 반도체 기판 상에 스페이서(spacer)를 형성하고, 이 스페이서를 마스크로 이용하여 하부의 층을 선택적으로 패터닝하는 스페이서 패터닝 기술(SPT: Spacer Patterning Technology)이 도입되고 있다. 이 스페이서 패터닝 기술에서는 결과적으로 스페이서의 두께에 의존하는 선폭의 패턴을 형성하기 때문에, ArF 또는 KrF 노광 장비를 이용한 해상력 한계를 극복하여, 예컨대 30㎚ 급 이하의 미세 패턴을 기판 상에 구현하는 것이 가능하다.
한편, 스페이서 패터닝 기술에서는 업그레이드된 마스크가 요구되지는 않지만 스페이서 적용에 따른 부가적인 마스크 공정이 더 요구된다.
즉, 스페이서는 통상 패턴의 측벽에 형성되기 때문에 스페이서 형성을 위한 희생층 패턴인 파티션을 형성하여야 할 뿐만 아니라, 스페이서가 파티션 측벽에 림(rim) 형상으로 형성되기 때문에 스페이서의 말단부를 선택적으로 제거하여 스페이서를 커팅하여야 하고, 또한 셀 영역의 스페이서 적용과 달리 주변 영역에는 다른 선폭의 패턴을 형성하여야 하기 때문에, 파티션 형성을 위한 마스크(도 1a의 110) 및 스페이서 커팅을 위한 마스크(도 1b의 120) 뿐만 아니라 주변 영역(Peri)에서의 패턴 형성을 위한 마스크(도 1c의 130) 등의 3개의 마스크가 더 요구된다.
이처럼 스페이서 커팅을 위한 마스크와 주변 영역에서의 패턴 형성을 위한 마스크를 각각 사용하게 되면 마스크 공정 장비 이외에 식각 장비도 더 부가될 뿐만 아니라, 패터닝 대상층과 보다 높은 식각 선택비를 구현하기 위해 하드 마스크가 도입됨에 따라 원하는 선폭의 미세 패턴을 형성하기 위해 요구되는 스택 구조가, 예를 들어 미세 패턴이 소자 분리막 형성용 트렌치인 경우, 도 2와 같이, 반도체 기판(200) 상에 대략 1500Å 두께의 제1 비정질 탄소층(ACL; 210), 대략 300Å 두께의 제1 실리콘옥시나이트라이드(SiON)막(220), 대략 400Å 두께의 폴리실리콘막(230), 대략 1500Å 두께의 제2 비정질 탄소층(ACL, 240), 대략 300Å 두께의 제2 실리콘옥시나이트라이드(SiON)막(250) 및 저부 반사방지코팅(BACR)막(260)이 순차적으로 적층된 구조로 형성된 다음, 스페이서 형성을 위한 파티션용 포토레지스트 패턴(270)을 형성하여야 한다.
여기서, 비정질 탄소층(210, 240)은 패터닝 대상층과의 보다 높은 식각 선택비 구현에 유리하지만 고가이어서 상술한 바와 같이 2층이나 형성을 해야 하는 경우 제조 비용이 상승하게 되는 문제가 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 스페이서 패터닝 기술을 이용한 반도체 소자의 미세 패턴 형성 시 스페이서 패터닝 기술 적용에 따라 부가되는 마스크 수를 최소화하고 고가의 하드 마스크층의 사용도 최소화하여 제조 공정을 단순화하고 제조 비용을 절감할 수 있는 방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법은, 패턴대상층 상에 제1박막과 제2박막을 순차적으로 형성하는 단계; 상기 제2박막 상에 파티션을 형성하는 단계; 상기 파티션의 측벽에 스페이서를 형성한 후, 상기 파티션을 제거하는 단계; 상기 스페이서의 일부를 커팅함과 동시에 제1영역의 상기 제2박막 및 제2영역의 상기 제2박막을 식각하여 제2박막의 제1패턴을 형성하는 단계; 상기 스페이서를 마스크로하여 상기 제1영역에서 상기 제2박막의 제1패턴을 식각하여 상기 제1패턴의 선폭보다 작은 제2박막의 제2패턴을 형성하는 단계; 상기 제2박막의 제1패턴 및 제2패턴을 마스크로 하여 상기 제1박막을 식각하여 제1박막패턴을 형성하는 단계; 및 상기 제2박막의 제1패턴 및 제2패턴과 상기 제1박막패턴을 마스크로하여 상기 패턴대상층을 식각하는 단계를 포함할 수 있다.
바람직하게, 상기 제1영역은 셀 영역이고 상기 제2영역은 메모리 주변회로영역일 수 있다. 상기 패턴대상층은 반도체기판이고, 상기 패턴대상층의 식각에 의해 소자분리를 위한 트렌치를 형성할 수 있다.
바람직하게, 상기 제1박막은 산화막을 포함할 수 있고, 상기 제2박막은 폴리실리콘막을 포함할 수 있다. 상기 산화막은 3500Å 이하의 두께로 형성할 수 있고, 폴리실리콘막은 3500Å 이하의 두께로 형성할 수 있다.
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상기 파티션은 비정질 탄소층으로 형성할 수 있으며, 바람직하게 비정질 탄소층은 350℃ 이상 700℃ 이하의 온도에서 3500Å 이하의 두께로 형성할 수 있다.
또한, 상기 스페이서는 산화막으로 이루어질 수 있으며, 바람직하게 산화막은 200Å 이상의 두께로 50℃ 이상의 온도에서 형성할 수 있다.
또한, 상기 스페이서의 커팅 및 상기 제1 폴리실리콘막 패턴을 형성하는 단계는, 스핀온카본층과 다기능 하드 마스크층의 적층막으로 이루어진 마스크를 이용하여 형성할 수 있다.
전술한 본 발명은, 셀 영역의 스페이서 커팅 공정과 주변 영역에 패터닝 공정을 하나의 마스크 패턴을 이용하여 동시에 수행함에 따라 마스크 공정 수를 감소시킬 수 있을 뿐만 아니라, 스페이서 하부에 별도의 실리콘옥시나이트라이드막을 형성하지 않아도 폴리실리콘막만으로 버퍼층으로서의 역할을 충분히 수행할 수 있으며, 또한 하드 마스크층으로서 고가의 비정질 탄소막 대신 스핀온카본층과 다기능 하드 마스크층의 적층막을 사용함에 따라 비용을 절감할 수 있게 된다.
도 1a 내지 도 1c는 종래의 스페이서 패터닝 기술을 적용한 반도체 소자의 미세 패턴 형성 시 적용되는 각각의 마스크를 나타낸 평면도.
도 2는 종래의 스페이서 패터닝 기술을 적용한 반도체 소자의 미세 패텬 형성 시 적용되는 스택 구조를 나타낸 단면도.
도 3a 내지 도 13a는 본 발명의 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 평면도.
도 3b 내지 도 13b 및 도 5c는 본 발명의 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 단면도.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 실시예를 소개하기로 한다.
그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 한정되는 것으로 해석되어서는 안 된다. 또한, 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장된 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 3a 내지 도 13a, 도 3b 내지 도 13b 및 도 5c는 본 발명의 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 평면도 및 단면도로서, 본 실시예에서는 미세 패턴으로서 소자 분리막 형성용 트렌치를 형성하는 경우를 예를 들어 설명한다.
도 3a 및 도 3b를 참조하면, 반도체 기판(300) 상에 패드 산화막(310), 패드 질화막(320), 산화막(330), 폴리실리콘막(340), 비정질 탄소층(ACL, 350), 실리콘옥시나이트라이드(SiON)막(360) 및 저부 반사방지 코팅(BARC)막(370)을 순차적으로 형성한다.
여기서, 상술한 적층막의 두께는 하부 층에 대한 상부층의 식각 선택비를 고려하여 적절하게 설정할 수 있는데, 예를 들어 패드 산화막(310)은 대략 530Å의 두께로 형성하고, 패드 질화막(320)은 대략 600Å의 두께로 형성한다.
또한, 산화막(330)은 3500Å 이하, 바람직하게는 1500Å 이상 3500Å 이하의 두께로 형성하고, 폴리실리콘막(340)은 3500Å 이하, 바람직하게는 800Å 이상 3500Å 이하의 두께로 형성하며, 비정질 탄소층(350)은 350℃ 이상 700℃ 이하의 온도에서 3500Å 이하, 바람직하게는 1500Å 이상 3500Å 이하의 두께로 형성한다.
또한, 실리콘옥시나이트라이드막(360)은 200Å 이상, 바람직하게는 200Å 이상 300Å 이하의 두께로 형성하고, 저부 반사방지 코팅막(370)은 대략 240Å의 두께로 형성한다.
그 후, 저부 반사방지 코팅막(370) 상에 제1 포토레지스트막을 도포하고 통상의 KrF 또는 ArF용 노광 마스크를 이용한 노광 공정(또는 액침 노광 공정)에 의해 제1 포토레지스트막을 노광하고 현상하여, 스페이서 형성을 위한 파티션용 제1 포토레지스트 패턴(380)을 형성한다.
여기서, 저부 반사방지 코팅막(370)은 노광 공정 시 기판 표면의 반사를 방지하는 반사 방지막으로서 작용하고, 실리콘옥시나이트라이드막(360)은 버퍼층으로서 작용한다.
도 4a 및 도 4b를 참조하면, 제1 포토레지스트 패턴(380)을 마스크로하여 노출된 실리콘옥시나이트라이드막(360), 저부 반사방지 코팅막(370) 및 비정질 탄소층(350)을 식각한다.
그 후, 공지된 포토레지스트 스트립 공정에 의해 제1 포토레지스트 패턴(380)을 제거하고, 실리콘옥시나이트라이드막(360) 및 저부 반사방지 코팅막(370)을 제거하여, 스페이서 형성을 위한 파티션(350A)을 형성한다.
도 5a 내지 도 5c를 참조하면, 파티션(350A)이 형성된 폴리실리콘막(340) 상에 원하는 선폭의 두께, 예를 들어 대략 200Å 이상의 두께로 대략 50℃ 이상의 온도에서 스페이서용 산화막을 증착하고, 파티션(350A)의 상부 표면 및 폴리실리콘막(340) 표면이 노출되도록 산화막을 식각하여, 파티션(350A) 측벽에 스페이서(390)를 형성한다.
그 후, 파티션(350A)을 제거하여 스페이서(390)를 완전히 노출시킨다.
여기서, 스페이서(390)를 산화막으로 형성하게 되면 질화막에 비해 막 리프팅(film lifting) 측면에서 유리한 장점이 있다.
도 6a 및 도 6b를 참조하면, 스페이서(390) 및 폴리실리콘막(340)을 덮도록 폴리실리콘막(340) 상에 스핀온카본(SOC)층(400) 및 다기능 하드 마스크(MFHM)층(410)을 순차적으로 형성한다.
그 후, 제2 포토레지스트막을 도포하고 통상의 KrF 또는 ArF용 노광 마스크를 이용한 노광 공정(또는 액침 노광 공정)에 의해 제2 포토레지스트막을 노광하고 현상하여, 제2 포토레지스트 패턴(420)을 형성한다.
여기서, 제2 포토레지스트 패턴(420)은 주변 영역(Peri)의 다기능 하드 마스크층(410)의 일부와 셀 영역(Cell)의 스페이서 커팅 영역 상의 다기능 하드 마스크층(410)이 동시에 노출되도록 패터닝한다.
이와 같이, 셀 영역(Cell)의 스페이서 커팅 영역에 대한 마스크와 주변 영역(Peri)에 대한 마스크를 따로 형성하지 않고 제2 포토레지스트 패턴(420)으로 함께 형성함에 따라 마스크 공정 수를 감소시킬 수 있을 뿐만 아니라, 스페이서(390) 하부에 별도의 실리콘옥시나이트라이드막을 형성하지 않아도 폴리실리콘막(340) 만으로 버퍼층으로서의 역할을 충분히 수행할 수 있으며, 하드 마스크로서 고가의 비정질 탄소막 대신 스핀온카본층(400)과 다기능 하드 마스크(MFHM)층(410)의 적층막을 사용함에 따라 비용을 절감할 수 있게 된다.
도 7a 및 도 7b를 참조하면, 제2 포토레지스트 패턴(420)을 마스크로하여 노출된 다기능 하드 마스크층(410)과 스핀온카본층(400)을 식각하여, 주변 영역(Peri)의 폴리실리콘막(340)을 일부 노출시킴과 함께 셀 영역(Cell)의 스페이서 커팅 영역을 노출시킨다.
그 후, 공지된 포토레지스트 스트립 공정에 의해 제2 포토레지스트 패턴(380)을 제거한다.
도 8a 및 도 8b를 참조하면, 식각된 다기능 하드 마스크층(410A), 스핀온카본층(400A) 마스크로서 하여 스페이서 커팅 식각에 의해 노출된 스페이서 커팅 영역을 제거하여 스페이서(390)를 커팅한다.
여기서, 스페이서(390)를 커팅하는 것은 스페이서(390)가 파티션(350A)의 측벽에 형성될 때 파티션(350A)을 둘러싸는 림(rim) 형상으로 형성되기 때문에 스페이서(290)의 말단부를 선택적으로 제거하기 위함이다.
도 9a 및 도 9b를 참조하면, 식각된 다기능 하드 마스크층(410A)과 스핀온카본층(400A)을 마스크로 하여, 셀 영역(Cell) 및 주변 영역(Peri)의 폴리실리콘막(340)의 노출 부분을 식각하여 소정의 선폭을 갖는 제1 폴리실리콘막 패턴(340A)을 형성한다.
여기서, 식각된 다기능 하드 마스크층(410A) 및 스핀온카본층(400A)DMF 마스크로하여 스페이서 커팅 및 제1 폴리실리콘막 패턴(340A)의 형성을 수행함에 따라 동일 식각 장비에서의 공정 수행이 가능해진다.
그 후, 식각된 다기능 하드 마스크층(410A)과 스핀온카본층(400A)을 제거한다.
도 10a 및 도 10b를 참조하면, 제3 포토레지스트막을 도포하고 KrF용 노광 마스크를 이용한 노광 공정에 의해 제3 포토레지스트막을 노광한 후 현상하여, 셀 영역(Cell)은 오픈시키고 주변 영역(Peri)은 마스킹하는 제3 포토레지스트 패턴(430)을 형성한다.
이때, KrF용 노광 마스크를 이용함에 따라 액침 노광 또는 ArF용 노광 마스크를 이용하는 경우에 비해 비용이 감소될 수 있다.
도 11a 및 도 11b를 참조하면, 제3 포토레지스트 패턴(430)에 의해 오픈된 셀 영역(Cell)에서, 스페이서(390)를 식각 마스크로 사용하여 하부의 제1 폴리실리콘막 패턴(340A)을 식각하여 상기 선폭보다 작은 미세 선폭의 제2 폴리실리콘막 패턴(340B)을 형성한다.
도 12a 및 도 12b를 참조하면, 공지된 포토레지스트 스트립 공정에 의해 제3 포토레지스트 패턴(430)을 제거하고, 주변 영역(Peri)의 제1 폴리실리콘막 패턴(340A) 및 셀 영역(Cell)의 제2 폴리실리콘막 패턴(340B)을 마스크로 하여 패드 질화막(320)이 노출될 때까지 하부의 산화막(330)을 식각하여 산화막 패턴(330A)을 형성한다.
도 13a 및 도 13b를 참조하면, 제1 및 제2 폴리실리콘막 패턴(340A, 340B) 및 산화막 패턴(330A)을 마스크로하여, 패드 질화막(320), 패드 산화막(310) 및 반도체 기판(300)을 식각하여 셀 영역(Cell)에는 미세 선폭의 제1 트렌치(440A)를 형성하고, 주변 영역(Peri)에는 제1 트렌치(440A) 보다 큰 선폭의 제2 트렌치(440B)를 형성한다.
그 후, 제1 및 제2 폴리실리콘막 패턴(340A, 340B) 및 산화막 패턴(330A)을 제거한 후, 도시되지는 않았지만, 소자 분리막 형성 공정 등의 후속 공정을 수행한다.
상술한 바와 같이, 본 발명은 셀 영역의 스페이서 커팅 영역에 대한 마스크와 주변 영역에 대한 마스크를 따로 형성하지 않고 하나의 마스크 패턴으로 함께 형성함에 따라 마스크 공정 수를 감소시킬 수 있을 뿐만 아니라, 스페이서 하부에 별도의 실리콘옥시나이트라이드막을 형성하지 않아도 폴리실리콘막만으로 버퍼층으로서의 역할을 충분히 수행할 수 있으며, 또한 하드 마스크층으로서 고가의 비정질 탄소막 대신 스핀온카본층과 다기능 하드 마스크층의 적층막을 사용함에 따라 비용을 절감할 수 있게 된다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를 들어, 상기 실시예에서는 제1 포토레지스트 패턴 및 제2 포토레지스트 패턴은 KrF 또는 ArF용 노광 마스크를 이용하는 노광 공정(또는 액침 노광 공정)에 의해 형성하고, 제3 포토레지스트 패턴은 KrF용 노광 마스크를 이용하였지만, 제3 포토레지스트 패턴 대신에 제1 포토레지스트 패턴 또는 제2 포토레지스트 패턴을 KrF용 노광 마스크를 이용하여 형성할 수도 있다.
또한, 상기 실시예에서는 반도체 소자의 미세 패턴이 소자 분리용 트렌치인 경우를 예를 들어 설명하였지만, 미세 패턴이 게이트 또는 다른 종류의 패턴 일수도 있다.
300 : 반도체 기판
310 : 패드 산화막
320 : 패드 질화막
330 : 산화막
330A : 하드 마스크
340 : 폴리실리콘막
340A, 340B : 폴리실리콘막 패턴
350 : 비정질 탄소층
350A : 파티션
360 : 실리콘옥시나이트라이드막
370 : 저부 반사방지 코팅막
380, 420, 430 : 제1, 제2 및 제3 포토레지스트 패턴
390 : 스페이서
400 : 스핀온카본(SOC)층
410 : 다기능 하드 마스크(MFHM)층(410)

Claims (14)

  1. 패턴대상층 상에 제1박막과 제2박막을 순차적으로 형성하는 단계;
    상기 제2박막 상에 파티션을 형성하는 단계;
    상기 파티션의 측벽에 스페이서를 형성한 후, 상기 파티션을 제거하는 단계;
    상기 스페이서의 일부를 커팅함과 동시에 제1영역의 상기 제2박막 및 제2영역의 상기 제2박막을 식각하여 제2박막의 제1패턴을 형성하는 단계;
    상기 스페이서를 마스크로하여 상기 제1영역에서 상기 제2박막의 제1패턴을 식각하여 상기 제1패턴의 선폭보다 작은 제2박막의 제2패턴을 형성하는 단계;
    상기 제2박막의 제1패턴 및 제2패턴을 마스크로 하여 상기 제1박막을 식각하여 제1박막패턴을 형성하는 단계; 및
    상기 제2박막의 제1패턴 및 제2패턴과 상기 제1박막패턴을 마스크로하여 상기 패턴대상층을 식각하는 단계를 포함하고,
    상기 스페이서의 커팅 및 상기 제2박막의 제1패턴을 형성하는 단계는,
    스핀온카본층과 다기능 하드 마스크층의 적층막으로 이루어진 단일의 마스크를 이용하여 형성하는
    반도체 소자의 미세 패턴 형성방법.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제1영역은 셀 영역이고 상기 제2영역은 메모리 주변회로영역인, 반도체 소자의 미세 패턴 형성 방법.
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 패턴대상층은 반도체기판이고, 상기 패턴대상층의 식각에 의해 소자분리를 위한 트렌치를 형성하는, 반도체 소자의 미세 패턴 형성 방법.
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제1박막은 산화막을 포함하고, 상기 제2박막은 폴리실리콘막을 포함하는, 반도체 소자의 미세 패턴 형성 방법.
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    제 4 항에 있어서,
    상기 산화막은 3500Å 이하의 두께로 형성하는, 반도체 소자의 미세 패턴 형성 방법.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제 4 항에 있어서,
    상기 폴리실리콘막은 3500Å 이하의 두께로 형성하는, 반도체 소자의 미세 패턴 형성 방법.
  7. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 파티션은 비정질 탄소층으로 형성하는, 반도체 소자의 미세 패턴 형성 방법.
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    제 7 항에 있어서,
    상기 비정질 탄소층은 350℃ 이상 700℃ 이하의 온도에서 3500Å 이하의 두께로 형성하는, 반도체 소자의 미세 패턴 형성 방법.
  9. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 스페이서는 산화막으로 이루어진, 반도체 소자의 미세 패턴 형성 방법.
  10. [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서,
    상기 산화막은 200Å 이상의 두께로 50℃ 이상의 온도에서 형성하는, 반도체 소자의 미세 패턴 형성 방법.
  11. 삭제
  12. [청구항 12은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제2박막의 제2패턴을 형성하는 단계에서,
    상기 제2영역을 포토레지스트패턴으로 마스킹하고 제1영역에서만 상기 제2패턴을 형성하는, 반도체 소자의 미세 패턴 형성 방법.
  13. [청구항 13은(는) 설정등록료 납부시 포기되었습니다.]
    제 12 항에 있어서,
    상기 포토레지스트패턴은 KrF용 포토레지스트를 사용한 노광 공정으로 형성하는, 반도체 소자의 미세 패턴 형성 방법.
  14. [청구항 14은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제1박막패턴을 형성하는 단계는,
    마스크로서 상기 제2박막의 제1패턴과 제2패턴을 동시에 사용해서 상기 제1영역과 상기 제2영역에서 상기 제1박막을 식각하여, 상기 제1영역 및 상기 제2영역에 상기 제1박막패턴을 형성하는, 반도체 소자의 미세 패턴 형성 방법.
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