KR20070050737A - 고선택비 하드마스크를 이용한 트렌치 형성 방법 및 그를이용한 반도체소자의 소자분리 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 87
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 238000002955 isolation Methods 0.000 title claims abstract description 49
- 238000005530 etching Methods 0.000 claims abstract description 134
- 150000004767 nitrides Chemical class 0.000 claims abstract description 74
- 229910003481 amorphous carbon Inorganic materials 0.000 claims abstract description 72
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000011065 in-situ storage Methods 0.000 claims abstract description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 25
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 25
- 239000010703 silicon Substances 0.000 claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 12
- 229920005591 polysilicon Polymers 0.000 claims abstract description 12
- 238000000926 separation method Methods 0.000 claims abstract 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 230000004888 barrier function Effects 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 2
- 230000002265 prevention Effects 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 114
- 238000004140 cleaning Methods 0.000 description 8
- 229920000642 polymer Polymers 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000011066 ex-situ storage Methods 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
- H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 엑시튜로 진행함에 따른 트렌치의 깊이 변동을 방지하고, 트렌치 식각시 패드질화막의 탑부분이 어택받거나 패드질화막의 식각프로파일이 슬로프프로파일이 되는 것을 방지할 수 있는 트렌치 형성 방법 및 그를 이용한 반도체소자의 소자분리 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 소자분리 방법은 반사방지층, 실리콘산화질화막, 비정질카본층을 식각하는 단계와 패드질화막, 패드산화막 및 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계를 동일 폴리실리콘 식각 챔버에서 인시튜로 진행하므로써, 소자분리공정을 단순화시켜 TAT(Turn Around Time) 단축을 통한 비용절감을 얻을 수 있으며, 또한 비정질카본층을 하드마스크로 이용한 인시튜 STI 공정을 이용하므로써 CD(Critical Dimension) 및 깊이(Depth) 변동(variation), 패드질화막 탑어택 및 패드질화막슬로프프로파일 등을 방지하여 감광막을 이용한 STI 방법의 한계를 극복하여 50nm 수준의 고집적 반도체소자의 제조 공정에 적용할 수 있는 효과가 있다.
소자분리, STI, 트렌치, 비정질카본층, 인시튜, 폴리실리콘 식각 챔버
Description
도 1a 및 도 1b는 종래기술에 따른 STI 방법을 이용한 소자분리 방법을 개략적으로 도시한 도면,
도 2는 종래기술에 따른 패드질화막탑어택을 나타낸 사진,
도 3은 종래기술에 따른 패드질화막슬로프프로파일을 나타낸 사진,
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도,
도 5는 본 발명의 실시예에 따른 인시튜 STI 공정의 결과를 나타낸 사진.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 패드산화막
23 : 패드질화막 24 : 비정질카본층
25 : 실리콘산화질화막 26 : 반사방지층
27 : 소자분리마스크 28 : 트렌치
29 : 갭필절연막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 소자분리방법에 관한 것이며, 특히 고선택비 하드마스크를 이용한 인시튜 트렌치 식각을 이용한 반도체소자의 소자분리 방법에 관한 것이다.
최근에 반도체 소자의 소자 분리방법으로 고집적화에 대응하여 얕은 트렌치 소자분리방법, 즉 STI(Shallow Trench Isolation) 방법을 주로 사용하고 있다.
STI 방법에 의한 소자분리방법에서는 패드산화막, 패드질화막을 도입하고, 감광막을 이용한 소자분리마스크를 식각배리어로 하여 패드질화막과 패드산화막을 식각한 후에, 패드질화막을 하드마스크로 사용하여 반도체기판을 소정 깊이로 식각하므로써 소자분리영역이 되는 트렌치를 형성하는 기술이다.
도 1a 및 도 1b는 종래기술에 따른 STI 방법을 이용한 소자분리 방법을 개략적으로 도시한 도면이다.
도 1a를 참조하면, 반도체기판(11) 상에 패드산화막(12)과 패드질화막(13)을 차례로 적층한 후, 패드질화막(13) 상에 감광막 도포, 노광 및 현상을 진행하여 소자분리마스크(14)를 형성한다.
이어서, 소자분리마스크(14)를 식각배리어로 하여 산화막 식각 챔버(Oxide etch Chamber)에서 패드질화막(13)과 패드산화막(12)을 순차적으로 식각한다.
도 1b를 참조하면, 소자분리마스크(14)를 식각배리어로 사용하여 폴리실리콘 식각 챔버(Polysilicon etch chamber)에서 반도체기판(11)을 식각하여 트렌치(15)를 형성한다. 이는 산화막 식각 챔버에서 폴리실리콘식각 챔버로 이동하여, 즉 엑시튜(Ex-situ)로 트렌치 식각을 진행하는 것을 의미한다.
이후, 소자분리마스크(14)로 사용된 감광막을 스트립하고 세정공정을 진행한다.
위와 같이 종래기술은 트렌치(15)를 형성하기 위해 감광막을 도입한다 하여 감광막배리어 STI 방법이라고 한다.
그러나, 종래기술은 트렌치(15)를 형성하기 위해 두 개의 식각챔버를 사용해야 하는 등 여러번 공정 장비를 거쳐야 하는 공정의 복잡성이 있으므로, 공정 비용 및 시간면에서 지연요소가 발생하기 때문에, 비용의 증가를 피할 수 없다. 즉, 종래기술은 하드마스크(패드질화막) 식각, 트렌치 식각, 감광막 스트립 및 세정의 4단계로 이루어지고 있어 매우 복잡하다.
또한, 하드마스크(패드질화막과 패드산화막) 식각을 진행한 후, 트렌치 식각을 엑시튜(Ex-situ)로 진행하기 때문에 시간지연(time delay)에 의한 자연산화막, 폴리머 등이 발생하여 트렌치의 깊이 변동을 초래한다.
또한 감광막의 선택비 부족에서 초래된 패드질화막탑어택(Nitride top attack, 도 2의 '16' 참조), 패드질화막슬로프프로파일(Nitride slope profile, 도 3의 '17' 참조) 등의 문제점이 존재하게 된다.
도 2는 종래기술에 따른 패드질화막탑어택을 나타낸 사진이고, 도 3은 종래 기술에 따른 패드질화막슬로프프로파일을 나타낸 사진이다.
도 2 및 도 3과 같이 패드질화막탑어택(16) 및 패드질화막슬로프프로파일(17)이 발생하면 트렌치의 CD(Critical Dimension) 및 깊이(Depth) 변동(variation)을 초래하여 고집적 소자의 소자분리 방법에는 적용하기 어렵다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 엑시튜로 진행함에 따른 트렌치의 깊이 변동을 방지하고, 트렌치 식각시 패드질화막의 탑부분이 어택받거나 패드질화막의 식각프로파일이 슬로프프로파일이 되는 것을 방지할 수 있는 트렌치 형성 방법 및 그를 이용한 반도체소자의 소자분리 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 트렌치 형성 방법은 반도체기판 상부에 산화막과 질화막의 순서로 적층되는 제1하드마스크를 형성하는 단계, 상기 제1하드마스크 상에 상기 반도체기판의 식각시 높은 선택비를 갖는 제2하드마스크를 형성하는 단계, 상기 제2하드마스크 상에 식각방지층과 반사방지층을 차례로 형성하는 단계, 상기 반사방지층 상에 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각배리어로 하여 상기 반사방지층, 식각방지층 및 상기 제2하드마스크를 순차적으로 식각하는 단계, 상기 제2하드마스크를 식각배리어로 하여 상기 제1하드마스크와 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계, 및 상기 제2하드마스크를 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 소자분리 방법은 반도체기판 상부에 패드산화막과 패드질화막을 적층하는 단계, 상기 패드질화막 상에 비정질카본층을 형성하는 단계, 상기 비정질카본층 상에 식각방지층과 반사방지층을 차례로 형성하는 단계, 상기 반사방지층 상에 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각배리어로 하여 상기 반사방지층, 식각방지층 및 상기 비정질카본층을 순차적으로 식각하는 단계, 상기 비정질카본층을 식각배리어로 하여 상기 패드질화막, 패드산화막 및 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계, 상기 비정질카본층을 제거하는 단계, 상기 트렌치에 갭필되는 갭필절연막을 형성하는 단계, 및 상기 패드질화막을 제거하는 단계를 포함하는 것을 특징으로 하며, 상기 반사방지층, 식각방지층 및 비정질카본층을 순차적으로 식각하는 단계, 상기 패드질화막, 패드산화막 및 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계는 동일 챔버에서 인시튜로 진행하는 것을 특징으로 하고, 상기 반사방지층, 식각방지층 및 비정질카본층을 순차적으로 식각하는 단계, 상기 패드질화막, 패드산화막 및 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계 및 상기 비정질카본층을 제거하는 단계는 동일 챔버에서 인시튜로 진행하는 것을 특징으로 하며, 상기 반사방지층, 식각방지층 및 비정질카본층을 순차적으로 식각하는 단계, 상기 패드질화막, 패드산화막 및 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계는 동일 챔버에서 인시튜로 진행하고, 상기 비정질카본층을 제거하는 단계 는 다른 챔버에서 엑시튜로 진행하는 것을 특징으로 하고, 상기 인시튜 진행시 챔버는 폴리실리콘 식각 챔버를 이용하는 것을 특징으로 하며, 상기 비정질카본층을 식각하는 단계는 3mT∼20mT의 압력, 300W∼800W의 탑파워, 100W∼500W의 바텀파워조건으로 N2/O2, N2/O2/HBr/Cl2 또는 N2/H2/CHF3 중에서 선택되는 어느 하나의 혼합가스를 사용하여 진행하며, 상기 비정질카본층의 식각프로파일을 수직 프로파일로 만들어 주는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 본 발명은 고선택비 하드마스크(비정질카본층)를 이용한 인시튜(IN-situ) STI 방법을 이용한 소자분리방법을 제안한다. 즉, 본 발명은 패드산화막과 패드질화막의 적층구조를 제1하드마스크라 하고, 제1하드마스크 위에 비정질카본층을 이용한 제2하드마스크를 형성한 후, 제2하드마스크로 사용되는 비정질카본층이 제1하드마스크 식각시에 식각배리어 역할을 하면서 더불어 후속 실리콘 트렌치 식각시에도 식각배리어 역할을 한다. 즉, 제2하드마스크로 사용된 비정질카본층은 실리콘 트렌치 식각시에 높은 선택비를 가져 트렌치가 형성될때까지 제거되지 않고 잔류하여 제1하드마스크의 패드질화막이 어택받는 것을 방지한다.
이하, 첨부된 도면을 참조하여 자세히 설명하기로 한다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체기판(21) 상에 열산화(Thermal oxidation)를 통해 50Å∼300Å 두께의 패드산화막(22)을 형성하고, 패드산화막(22) 상에 패드질화막(23)과 비정질카본층(Amorphous Carbon layer, 24)을 화학기상증착(Chemical Vapor Deposition; CVD) 방식으로 증착한다. 이때, 패드질화막(23)은 400Å∼800Å 두께로 증착한다. 그리고, 비정질카본층(24)은 화학기상증착방식으로 증착하되 그 증착온도는 300℃∼600℃ 온도로 하며, 증착두께는 1000Å∼5000Å 두께로 하는데, 이 두께는 후속 실리콘 트렌치 식각시 트렌치의 깊이에 따라 조절가능하다.
이어서, 비정질카본층(24) 상에 후속 비정질카본층(24) 식각시 소자분리마스크(27)와 반사방지층(25) 소모에 따라 반사방지층(25) 아래의 비정질카본층(24)이 식각되는 것을 방지하기 위한 식각방지층 역할을 하는 실리콘산화질화막(SiON, 25)을 200Å∼800Å 두께로 형성하고, 실리콘산화질화막(25) 상에 반사방지층(Orgarnic Bottom Anti-Reflective Coating layer, 26)를 코팅한다. 여기서, 실리콘산화질화막(25)은 화학기상증착방식으로 증착하는데, 증착두께는 비정질카본층(24)과 패드질화막(23)의 두께에 따라 조절가능하다. 그리고, 반사방지층(26)은 C, H를 포함하는 물질로 형성한다.
이어서, 반사방지층(26) 상에 감광막을 도포한 후 노광 및 현상으로 패터닝하여 감광막패턴, 즉 소자분리마스크(27)를 형성한다.
다음으로, 트렌치를 형성하기 위한 식각 공정, 즉 반사방지층(26) 식각, 실 리콘산화질화막(25) 식각, 비정질카본층(24) 식각, 패드질화막(23) 식각, 패드산화막(22) 식각 및 반도체기판(21)의 식각을 순차적으로 진행하는데, 본 발명은 반사방지층(26) 식각부터 반도체기판(21)의 식각공정까지를 인시튜(In-situ)로 진행한다(이를 '인시튜 STI 공정'이라고 함). 바람직하게, 인시튜 STI 공정은 플라즈마소스가 TCP 소스인 폴리실리콘 에처(Etcher), 즉 폴리실리콘 식각 챔버에서 실시하며, 이로써 모든 식각공정이 동일 폴리실리콘 식각 챔버에서 순차적으로 진행된다.
그 식각 진행순서는 다음과 같다.
먼저, 도 4b에 도시된 바와 같이, 소자분리마스크(27)를 식각배리어로 하여 반사방지층(26)을 식각한다. 여기서, 반사방지층(26) 식각시에는 압력이 5mT∼40mT, 탑파워(Top power)가 바텀파워(Bottom power)보다 적어도 2배 이상 높은 조건(탑파워는 300W∼900W, 바텀파워는 20W∼400W)에서 CF4/CHF3/O2의 혼합가스를 사용하며, 식각프로파일(26a)을 적어도 80°이하(70∼80°)의 슬로프 프로파일(Slope profile)로 만들어 주는 식각을 진행한다.
상기 반사방지층(26) 식각시에는 혼합가스 중에서 CHF3 가스의 유량을 CF4 가스보다 적어도 4배 이상(4배∼6배) 많게 해서(CF4의 유량은 5sccm∼20sccm, CHF3의 유량은 20sccm∼120sccm, O2의 유량은 0sccm∼20sccm), 폴리머(Polymer)가 많이 생성될 수 있는 조건으로 유지시켜 준다. 이로써 반사방지층(26)의 식각프로파일(26a)을 슬로프 프로파일로 만들어 줄 수 있다.
다음으로, 도 4c에 도시된 바와 같이, 실리콘산화질화막(25)을 식각하는데, 이때, 압력은 5mT∼40mT, 탑파워(Top power)를 바텀파워(Bottom power)보다 2∼3배 정도 높게 설정하고(탑파워는 300W∼900W, 바텀파워는 20W∼400W), CF4/CH2F2 또는 CF4/CHF3의 혼합가스를 사용하며, 식각프로파일을 적어도 80°이하(70∼80°)에서 최대한 슬로프 프로파일(Slope profile)로 만들어 주는 식각을 진행한다.
상기 실리콘산화질화막(25) 식각시에는 혼합가스 중에서 CH2F2 가스(또는 CHF3)의 유량을 CF4 가스보다 적어도 2배 이상(2배∼4배) 많게 유지하여 최대한의 슬로프를 구현해준다. 예컨대, CF4의 유량은 5sccm∼40sccm, CH2F2의 유량은 10sccm∼80sccm, CHF3의 유량은 10sccm∼120sccm으로 한다.
위와 같은 실리콘산화질화막(25)의 식각 완료시에 소자분리마스크(27)이 거의 제거되며, 남아있는 소자분리마스크(27a)는 후속 비정질카본층 식각시에 모두 제거된다.
그리고, 반사방지층(26)과 실리콘산화질화막(25) 식각시 식각프로파일을 슬로프 프로파일로 만들어주는 이유는, 후속 트렌치의 사이즈를 미세패턴으로 형성하기위한 것이다. 참고로, 후속 비정질카본층(24)과 패드질화막(23) 식각은 수직프로파일을 갖도록 하는데, 이는 트렌치가 원하는 모양 및 깊이를 갖도록 하기 위한 것이다.
도 4d에 도시된 바와 같이, 비정질카본층(24)을 식각하는데, 비정질카본층(24) 식각시에는 20mT 이하(3mT∼20mT)의 압력, 300W∼800W의 탑파워(Top power), 100W∼500W의 바텀파워(Bottom power)조건으로 N2/O2, N2/O2/HBr/Cl2 또는 N2/H2/CHF3 중에서 선택되는 어느 하나의 혼합가스(N2:50sccm∼200sccm, O2:50sccm∼200sccm, HBr:10sccm∼100sccm, Cl2: 10sccm∼100sccm, H2:50sccm∼200sccm, CHF3: 10sccm∼100sccm)를 사용한다. 이때, 비정질카본층(24)의 식각프로파일(24a)은 적어도 89°이상(89∼90°)의 수직 프로파일(Vertical profile)로 만들어 준다.
상기 비정질카본층(24) 식각시에 남아 있던 소자분리마스크(27a)와 반사방지층(26)은 모두 소모되어 잔류하지 않고, 실리콘산화질화막(25)은 얇은 두께로 잔류한다. 즉, 얇은 두께의 실리콘산화질화막(25b)만이 비정질카본층(24) 위에 잔류한다.
이와 같이, 반사방지층(26) 아래에 실리콘산화질화막(25)을 삽입해주므로써, 비정질카본층(24) 식각시에 비정질카본층(24)의 상부면이 식각되는 것을 방지한다. 참고로, 소자분리마스크(27)는 반사방지층(26) 식각시에 일부 소모되고, 실리콘산화질화막(25) 없이 소자분리마스크(27a)와 반사방지층(26)만으로 비정질카본층(24)을 식각하면 선택비가 없기 때문에, 비정질카본층(24) 식각시에 소자분리마스크(27a)와 반사방지층(26)이 동시에 제거되어 결국 비정질카본층(24)의 손실을 초래한다. 하지만, 실리콘산화질화막(25)이 중간에 존재하면, 비정질카본층(24)의 식각초기에 소자분리마스크(27) 및 반사방지층(26)이 손실되더라도 실리콘산화질화막(24)이 남아서 선택비를 가지므로 비정질카본층(24)의 손실이 발생하지 않는다.
도 4e에 도시된 바와 같이, 비정질카본층(24)을 하드마스크로 하여 패드질화 막(23)을 식각한다. 이때, 20mT 이하(3mT∼20mT)의 압력, 탑파워(Top power)와 바텀파워를 비슷하게 유지하고(300W∼800W의 탑파워, 300W∼800W의 바텀파워), CF4, CH2F2, O2, He를 단독 또는 혼합하여 사용하며, 패드질화막(23)의 식각프로파일(23a)을 적어도 89°이상(89∼90°)의 수직 프로파일로 만들어 준다.
상기 CF4, CH2F2, O2, He를 단독 또는 혼합하여 사용하여 패드질화막(23)을 식각하는 경우에는 폴리머가 거의 발생하지 않아 수직프로파일로 만들어 줄 수 있고, 더불어 선택비가 높은 비정질카본층(24)을 식각배리어로 하여 패드질화막(23)을 식각하므로 패드질화막(23)의 식각프로파일(23a)을 수직프로파일로 만들어 줄 수 있다.
상기 패드질화막(23) 식각시에 비정질카본층(24) 상부에 남아 있던 실리콘산화질화막(25b)은 패드질화막(23)보다 낮은 두께이므로 패드질화막(23)이 식각되는 동안에 동시에 제거되어 잔류하지 않는다.
그리고, 패드질화막(23) 식각시에는 패드질화막(23)이 잔류하지 않도록 과도식각(Over etch)을 진행해주는데, 과도식각은 반도체기판(21)의 손실(loss, L)이 100Å∼200Å 사이가 되도록 진행해준다. 즉, 패드질화막(23) 식각시 과도식각을 진행해주므로써 패드산화막(22)까지 식각하고, 동시에 패드산화막(22) 식각후 노출되는 반도체기판(21)의 표면을 100Å∼200Å 정도로 손실('L')시키는 것이다.
도 4f에 도시된 바와 같이, 남아있는 비정질카본층(24)을 식각배리어로 하여 반도체기판(21)을 소정 깊이(2000Å∼3000Å)로 식각하여 트렌치(28)를 형성하는 실리콘 트렌치 식각(Silicon trench etch)을 진행한다.
이때, 실리콘트렌치 식각시 식각가스는 Cl2/O2, HBr/O2 또는 HBr/Cl2/O2 중에서 선택되는 어느 하나의 혼합가스를 사용하며, 식각을 하는 동안의 압력, 탑파워, 바텀파워, 가스 유량비율 등은 원하는 트렌치(28)의 슬로프 모양(28a)에 따라 자유롭게 조정가능하며, 어떠한 경우라도 비정질카본층(24)의 선택비는 높으므로 패드질화막탑어택의 우려는 존재하지 않는다.
즉, 트렌치 식각시 공정조건이 어떻게 바뀌더라도 식각가스로 사용되는 Cl2/O2, HBr/O2 또는 HBr/Cl2/O2 중에서 선택되는 어느 하나의 혼합가스에 대해 비정질카본층(24)은 높은 선택비를 가져, 트렌치(28)가 완료되는 시점까지 제거되지 않고 잔류하게 되고, 이로써 비정질카본층(24) 아래의 패드질화막(23)이 전혀 어택받지 않으면서 패드질화막(23)의 프로파일 변화를 방지한다.
예를 들어 보면, 트렌치(28) 형성을 위해 20mT 이하(3mT∼20mT)의 압력, 300W∼800W의 탑파워, 100W∼400W의 바텀파워, O2:50sccm∼200sccm, HBr:10sccm∼100sccm, Cl2: 10sccm∼100sccm으로 사용하는데, 이러한 조건에 의해 식각을 진행하는 경우 비정질카본층(24)은 높은 선택비를 갖는다. 더불어, 압력, 탑파워, 바텀파워, 각 가스의 유량을 바꾸어 식각을 진행하여도비정질카본층(24)은 여전히 높은 선택비를 갖는다.
도 4g에 도시된 바와 같이, 트렌치(28)가 형성되고 난 후에, 마지막으로 남아있는 비정질카본층(24)을 제거하는 세정(Cleaning) 공정을 진행한다. 이때, 비정 질카본층(24)을 제거하기 위해 세정 공정은 트렌치(28) 형성까지의 동일한 챔버에서 인시튜로 진행하거나, 또한 다른 챔버에서 엑시튜(Ex-situ)로 진행한다. 상기 세정 공정은 O2를 단독으로 사용하거나, O2/N2, N2/H2, O2/CF4 중에서 선택된 어느 하나의 혼합가스를 사용한 플라즈마로 진행한다.
위와 같이, 비정질카본층(24)이 제거되고 나면, 인시튜 STI 식각 공정이 완료된다.
다음으로, 도 4h에 도시된 바와 같이, 트렌치(28)를 갭필하는 갭필절연막(29)을 증착하는 공정, 갭필절연막(29)에 대한 ISO CMP(Chemical Mechanical Polishing) 공정, 패드질화막(23) 스트립(strip) 공정을 진행하여 트렌치 구조의 소자분리 구조를 완성한다. 여기서, 갭필절연막(29)은 고밀도플라즈마산화막으로 형성하고, 패드질화막(23)의 스트립은 인산(H3PO4) 용액을 이용하여 진행한다.
도 5는 본 발명의 실시예에 따른 인시튜 STI 공정의 결과를 나타낸 사진으로서, 트렌치(28) 형성후에도 비정질카본층(24)이 잔류하여 패드질화막탑어택이 발생하지 않음을 알 수 있다. 또한, 패드질화막(23)의 식각프로파일(23a)도 수직프로파일로 얻을 수 있음을 알 수 있다.
상술한 실시예에 따르면, 본 발명은 소자분리를 위한 트렌치를 형성하기 위한 식각 공정(인시튜 STI 공정), 즉 반사방지층(26) 식각, 실리콘산화질화막(25) 식각, 비정질카본층(24) 식각, 패드질화막(23) 식각, 패드산화막(22) 식각 및 트렌치(28)의 식각을 순차적으로 진행할 때, 반사방지층(26) 식각부터 트렌치(28)의 식 각공정까지를 인시튜(In-situ)로 진행한다. 바람직하게, 인시튜 STI 공정은 플라즈마소스(Plasma source)로 TCP(Transformer coupled plasma)를 사용하는 폴리실리콘 에처(Etcher)에서 실시하며, 모든 식각공정이 동일한 폴리실리콘 식각 챔버에서 순차적으로 진행된다.
이와 같이, 인시튜로 진행하면, 시간지연(time delay)이 없으므로 자연산화막, 폴리머 등이 발생하지 않아 트렌치의 깊이 변동을 초래하지않고, 또한 감광막 선택비 부족에 기인한 패드질화막탑어택 및 패드질화막슬로프프로파일을 방지한다.
또한, 패드질화막 식각, 트렌치 식각, 감광막 스트립 및 세정의 4단계로 이루어지던 공정을 비정질카본층을 이용한 하드마스크 구조를 이용하여 인시튜 STI 식각과 세정의 2단계로 간소화시킨다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 소자분리를 위한 트렌치를 형성하기 위한 식각 공정을 인시튜 STI 식각공정과 세정의 2단계로 간소화시키므로써 소자분리공정을 단순화시켜 TAT(Turn Around Time) 단축을 통한 비용절감을 얻을 수 있는 효과가 있다.
또한, 본 발명은 CD(Critical Dimension) 및 깊이(Depth) 변동(variation), 패드질화막 탑어택 및 패드질화막슬로프프로파일 등을 방지하므로써 감광막을 이용한 STI 방법의 한계를 극복하여 50nm 수준의 고집적 반도체소자의 제조 공정에 적용할 수 있는 효과가 있다.
Claims (30)
- 반도체기판 상부에 산화막과 질화막의 순서로 적층되는 제1하드마스크를 형성하는 단계;상기 제1하드마스크 상에 상기 반도체기판의 식각시 높은 선택비를 갖는 제2하드마스크를 형성하는 단계;상기 제2하드마스크 상에 식각방지층과 반사방지층을 차례로 형성하는 단계;상기 반사방지층 상에 감광막패턴을 형성하는 단계;상기 감광막패턴을 식각배리어로 하여 상기 반사방지층, 식각방지층 및 상기 제2하드마스크를 순차적으로 식각하는 단계;상기 제2하드마스크를 식각배리어로 하여 상기 제1하드마스크와 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계; 및상기 제2하드마스크를 제거하는 단계를 포함하는 반도체소자의 트렌치 형성 방법.
- 제1항에 있어서,상기 제2하드마스크는, 비정질카본층으로 형성하는 것을 특징으로 하는 반도체소자의 트렌치 형성 방법.
- 제2항에 있어서,상기 반사방지층, 식각방지층 및 상기 제2하드마스크를 순차적으로 식각하는 단계와 상기 제1하드마스크와 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계는,동일 챔버에서 인시튜로 진행하는 것을 특징으로 하는 반도체소자의 트렌치 형성 방법.
- 제2항에 있어서,상기 반사방지층, 식각방지층 및 상기 제2하드마스크를 순차적으로 식각하는 단계, 상기 제1하드마스크와 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계는 및 상기 제2하드마스크를 제거하는 단계는,동일 챔버에서 인시튜로 진행하는 것을 특징으로 하는 반도체소자의 트렌치 형성 방법.
- 제2항에 있어서,상기 반사방지층, 식각방지층 및 상기 제2하드마스크를 순차적으로 식각하는 단계, 상기 제1하드마스크와 상기 반도체기판을 순차적으로 식각하여 트렌치를 형 성하는 단계는 동일 챔버에서 인시튜로 진행하고, 상기 제2하드마스크를 제거하는 단계를 다른 챔버에서 엑시튜로 진행하는 것을 특징으로 하는 반도체소자의 트렌치 형성 방법.
- 제3항 내지 제5항 중 어느 한 항에 있어서,상기 인시튜 진행시 챔버는, 폴리실리콘 식각 챔버를 이용하는 것을 특징으로 하는 반도체소자의 트렌치 형성 방법.
- 제1항에 있어서,상기 식각방지층은, 실리콘산화질화막으로 형성하는 것을 특징으로 하는 반도체소자의 트렌치 형성 방법.
- 제1항에 있어서,상기 반사방지층, 식각방지층 및 상기 제2하드마스크를 순차적으로 식각하는 단계에서,상기 반사방지층과 식각방지층 식각시에 상기 반사방지층과 식각방지층의 식각프로파일을 적어도 80°이하의 슬로프 프로파일로 만들어 주는 것을 특징으로 하 는 반도체소자의 트렌치 형성 방법.
- 제8항에 있어서,상기 제2하드마스크를 식각하는 단계에서, 상기 제2하드마스크의 식각프로파일을 수직프로파일로 만들어 주는 것을 특징으로 하는 반도체소자의 트렌치 형성 방법.
- 반도체기판 상부에 패드산화막과 패드질화막을 적층하는 단계;상기 패드질화막 상에 비정질카본층을 형성하는 단계;상기 비정질카본층 상에 식각방지층과 반사방지층을 차례로 형성하는 단계;상기 반사방지층 상에 감광막패턴을 형성하는 단계;상기 감광막패턴을 식각배리어로 하여 상기 반사방지층, 식각방지층 및 상기 비정질카본층을 순차적으로 식각하는 단계;상기 비정질카본층을 식각배리어로 하여 상기 패드질화막, 패드산화막 및 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계;상기 비정질카본층을 제거하는 단계;상기 트렌치에 갭필되는 갭필절연막을 형성하는 단계; 및상기 패드질화막을 제거하는 단계를 포함하는 반도체소자의 소자분리 방법.
- 제10항에 있어서,상기 반사방지층, 식각방지층 및 비정질카본층을 순차적으로 식각하는 단계, 상기 패드질화막, 패드산화막 및 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계는,동일 챔버에서 인시튜로 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제10항에 있어서,상기 반사방지층, 식각방지층 및 비정질카본층을 순차적으로 식각하는 단계, 상기 패드질화막, 패드산화막 및 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계 및 상기 비정질카본층을 제거하는 단계는,동일 챔버에서 인시튜로 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제10항에 있어서,상기 반사방지층, 식각방지층 및 비정질카본층을 순차적으로 식각하는 단계, 상기 패드질화막, 패드산화막 및 상기 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 단계는 동일 챔버에서 인시튜로 진행하고, 상기 비정질카본층을 제거하는 단계는 다른 챔버에서 엑시튜로 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제11항 내지 제13항 중 어느 한 항에 있어서,상기 인시튜 진행시 챔버는 폴리실리콘 식각 챔버를 이용하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제10항에 있어서,상기 반사방지층을 식각하는 단계는,압력이 5mT∼40mT, 탑파워가 바텀파워보다 적어도 2배 이상 높은 조건에서 CF4/CHF3/O2의 혼합가스를 사용하며, 식각프로파일을 적어도 80°이하의 슬로프 프로파일로 만들어 주는 식각으로 진행하는 것을 특징으로 하는 반도체소자의 트렌치 형성 방법.
- 제15항에 있어서,상기 반사방지층을 식각하는 단계에서,상기 탑파워는 300W∼900W를 사용하고, 상기 바텀파워는 20W∼400W를 사용하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제15항에 있어서,상기 혼합가스 중에서 CHF3 가스의 유량을 CF4 가스보다 적어도 4배 이상 많게 사용하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제17항에 있어서,상기 CF4의 유량은 5sccm∼20sccm으로 하고, 상기 CHF3의 유량은 20sccm∼120sccm으로 하며, 상기 O2의 유량은 0sccm∼20sccm으로 하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제10항에 있어서,상기 식각방지층은, 실리콘산화질화막으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제19항에 있어서,상기 식각방지층을 식각하는 단계는,압력은 5mT∼40mT, 탑파워를 바텀파워보다 2∼3배 정도 높게 설정하고, CF4/CH2F2 또는 CF4/CHF3의 혼합가스를 사용하며, 식각프로파일을 적어도 80°이하의 슬로프 프로파일로 만들어 주는 식각으로 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제20항에 있어서,상기 탑파워는 300W∼900W를 사용하고, 상기 바텀파워는 20W∼400W를 사용하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제20항에 있어서,상기 혼합가스 사용시, 상기 CH2F2 또는 CHF3의 유량을 CF4 가스보다 적어도 두 배 이상 많게 유지하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제22항에 있어서,상기 혼합가스 사용시,상기 CF4의 유량은 5sccm∼40sccm, 상기 CH2F2의 유량은 10sccm∼80sccm, ㅅ상기 CHF3의 유량은 10sccm∼120sccm으로 하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제10항에 있어서,상기 비정질카본층을 식각하는 단계는,3mT∼20mT의 압력, 300W∼800W의 탑파워, 100W∼500W의 바텀파워조건으로 N2/O2, N2/O2/HBr/Cl2 또는 N2/H2/CHF3 중에서 선택되는 어느 하나의 혼합가스를 사용하여 진행하며, 상기 비정질카본층의 식각프로파일을 수직 프로파일로 만들어 주는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제10항에 있어서,상기 패드질화막의 식각은,3mT∼20mT의 압력, 탑파워와 바텀파워를 300W∼800W로 유지하고, CF4, CH2F2, O2, He를 단독 또는 혼합하여 사용하며, 상기 패드질화막의 식각프로파일을 수직 프로파일로 만들어 주는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제25항에 있어서,상기 패드질화막 식각시, 상기 패드산화막을 식각하면서 상기 반도체기판의 표면이 일부 손실되도록 과도식각을 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제26항에 있어서,상기 반도체기판의 손실은 100Å∼200Å 사이가 되도록 하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제10항에 있어서,상기 트렌치를 형성하는 단계는,Cl2/O2, HBr/O2 또는 HBr/Cl2/O2 중에서 선택되는 어느 하나의 혼합가스를 사용하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제10항 내지 제13항 중 어느 한 항에 있어서,상기 비정질카본층을 제거하는 단계는,O2를 단독으로 사용하거나, O2/N2, N2/H2, O2/CF4 중에서 선택된 어느 하나의 혼합가스의 플라즈마를 사용하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제10항에 있어서,상기 비정질카본층은,화학기상증착방식으로 증착하되 그 증착온도는 300℃∼600℃ 온도로 하며, 증착두께는 1000Å∼5000Å 두께로 하는 것을 특징으로 하는 반도체소자의 트렌치 형성 방법.
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Application Number | Priority Date | Filing Date | Title |
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KR1020050108315A KR100801308B1 (ko) | 2005-11-12 | 2005-11-12 | 고선택비 하드마스크를 이용한 트렌치 형성 방법 및 그를이용한 반도체소자의 소자분리 방법 |
US11/403,065 US20070111467A1 (en) | 2005-11-12 | 2006-04-11 | Method for forming trench using hard mask with high selectivity and isolation method for semiconductor device using the same |
TW095112766A TW200723440A (en) | 2005-11-12 | 2006-04-11 | Method for forming trench using hard mask with high selectivity and isolation method for semiconductor device using the same |
JP2006131019A JP2007134668A (ja) | 2005-11-12 | 2006-05-10 | 半導体素子のトレンチ形成方法及びそれを利用した半導体素子の素子分離方法 |
CNA2006101275539A CN1963999A (zh) | 2005-11-12 | 2006-09-12 | 使用高选择性硬掩模形成沟槽的方法及使用该方法的半导体器件隔离方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050108315A KR100801308B1 (ko) | 2005-11-12 | 2005-11-12 | 고선택비 하드마스크를 이용한 트렌치 형성 방법 및 그를이용한 반도체소자의 소자분리 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20070050737A true KR20070050737A (ko) | 2007-05-16 |
KR100801308B1 KR100801308B1 (ko) | 2008-02-11 |
Family
ID=38041458
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050108315A KR100801308B1 (ko) | 2005-11-12 | 2005-11-12 | 고선택비 하드마스크를 이용한 트렌치 형성 방법 및 그를이용한 반도체소자의 소자분리 방법 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20070111467A1 (ko) |
JP (1) | JP2007134668A (ko) |
KR (1) | KR100801308B1 (ko) |
CN (1) | CN1963999A (ko) |
TW (1) | TW200723440A (ko) |
Families Citing this family (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5091452B2 (ja) * | 2006-10-06 | 2012-12-05 | 株式会社東芝 | 半導体装置の製造方法 |
US20080160707A1 (en) * | 2006-12-27 | 2008-07-03 | Jin Hyo Jung | Method for fabricating sesmiconductor device |
JP2008227360A (ja) * | 2007-03-15 | 2008-09-25 | Elpida Memory Inc | 半導体装置の製造方法 |
KR100849190B1 (ko) * | 2007-03-19 | 2008-07-30 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성 방법 |
US8907456B2 (en) * | 2007-03-21 | 2014-12-09 | Olambda, Inc. | Multi-material hard mask or prepatterned layer for use with multi-patterning photolithography |
KR100871967B1 (ko) * | 2007-06-05 | 2008-12-08 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성 방법 |
US7553770B2 (en) * | 2007-06-06 | 2009-06-30 | Micron Technology, Inc. | Reverse masking profile improvements in high aspect ratio etch |
US7718546B2 (en) | 2007-06-27 | 2010-05-18 | Sandisk 3D Llc | Method for fabricating a 3-D integrated circuit using a hard mask of silicon-oxynitride on amorphous carbon |
CN101903989B (zh) * | 2007-12-21 | 2013-04-17 | 朗姆研究公司 | 硅结构的制造和带有形貌控制的深硅蚀刻 |
JP4909912B2 (ja) * | 2008-01-10 | 2012-04-04 | 株式会社東芝 | パターン形成方法 |
JP2009206394A (ja) * | 2008-02-29 | 2009-09-10 | Nippon Zeon Co Ltd | 炭素系ハードマスクの形成方法 |
US9018098B2 (en) * | 2008-10-23 | 2015-04-28 | Lam Research Corporation | Silicon etch with passivation using chemical vapor deposition |
US8173547B2 (en) | 2008-10-23 | 2012-05-08 | Lam Research Corporation | Silicon etch with passivation using plasma enhanced oxidation |
TW201036142A (en) * | 2009-03-16 | 2010-10-01 | Nanya Technology Corp | Manufacturing method of supporting structure for stack capacitor in semiconductor device |
KR101073075B1 (ko) * | 2009-03-31 | 2011-10-12 | 주식회사 하이닉스반도체 | 이중 패터닝 공정을 이용한 반도체장치 제조 방법 |
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US8227339B2 (en) * | 2009-11-02 | 2012-07-24 | International Business Machines Corporation | Creation of vias and trenches with different depths |
CN102299112B (zh) * | 2010-06-23 | 2014-05-14 | 中芯国际集成电路制造(上海)有限公司 | 制作沟槽和浅沟槽隔离结构的方法 |
TW201216331A (en) * | 2010-10-05 | 2012-04-16 | Applied Materials Inc | Ultra high selectivity doped amorphous carbon strippable hardmask development and integration |
JP2013030582A (ja) | 2011-07-28 | 2013-02-07 | Elpida Memory Inc | 半導体装置の製造方法 |
KR101821413B1 (ko) * | 2011-09-26 | 2018-01-24 | 매그나칩 반도체 유한회사 | 소자분리구조물, 이를 포함하는 반도체 소자 및 그의 소자분리 구조물 제조 방법 |
CN102354679A (zh) * | 2011-10-25 | 2012-02-15 | 上海华力微电子有限公司 | 浅沟槽隔离的制作方法 |
US8841181B2 (en) | 2012-03-07 | 2014-09-23 | United Microelectronics Corp. | Method for fabricating semiconductor device and PMOS device fabricated by the method |
CN103376487B (zh) * | 2012-04-23 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 光栅的制作方法 |
JP2015079793A (ja) * | 2013-10-15 | 2015-04-23 | 東京エレクトロン株式会社 | プラズマ処理方法 |
CN104956476B (zh) * | 2013-11-06 | 2017-11-14 | 马特森技术有限公司 | 用于垂直nand器件的新型掩模去除方法策略 |
CN104752152B (zh) * | 2013-12-29 | 2018-07-06 | 北京北方华创微电子装备有限公司 | 一种沟槽刻蚀方法及刻蚀装置 |
CN104022066B (zh) * | 2014-04-22 | 2017-01-04 | 上海华力微电子有限公司 | 一种形成浅沟槽隔离的方法 |
KR102171265B1 (ko) | 2014-07-08 | 2020-10-28 | 삼성전자 주식회사 | 금속 마스크를 이용한 패터닝 방법 및 그 패터닝 방법을 포함한 반도체 소자 제조방법 |
CN105428317B (zh) * | 2014-09-12 | 2018-09-18 | 中国科学院微电子研究所 | 半导体器件制造方法 |
CN108389830B (zh) * | 2017-02-03 | 2020-10-16 | 联华电子股份有限公司 | 掩模的制作方法 |
US10522557B2 (en) | 2017-10-30 | 2019-12-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Surface topography by forming spacer-like components |
CN109659271A (zh) * | 2019-01-22 | 2019-04-19 | 上海华虹宏力半导体制造有限公司 | 浅沟槽隔离结构的制作方法 |
CN116207039B (zh) * | 2023-04-28 | 2023-07-21 | 合肥晶合集成电路股份有限公司 | 半导体结构的制作方法以及半导体结构 |
CN118073192B (zh) * | 2024-04-16 | 2024-07-05 | 粤芯半导体技术股份有限公司 | 半导体结构的制备方法及半导体结构 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6123862A (en) * | 1998-04-24 | 2000-09-26 | Micron Technology, Inc. | Method of forming high aspect ratio apertures |
US6159860A (en) * | 1998-07-17 | 2000-12-12 | Advanced Micro Devices, Inc. | Method for etching layers on a semiconductor wafer in a single etching chamber |
JP2000294626A (ja) * | 1999-04-07 | 2000-10-20 | Sony Corp | 半導体装置の製造方法 |
US6432832B1 (en) * | 1999-06-30 | 2002-08-13 | Lam Research Corporation | Method of improving the profile angle between narrow and wide features |
US6573030B1 (en) * | 2000-02-17 | 2003-06-03 | Applied Materials, Inc. | Method for depositing an amorphous carbon layer |
US6599437B2 (en) * | 2001-03-20 | 2003-07-29 | Applied Materials Inc. | Method of etching organic antireflection coating (ARC) layers |
KR20030001978A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성방법 |
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KR20040055346A (ko) * | 2002-12-20 | 2004-06-26 | 아남반도체 주식회사 | 반도체 소자의 트렌치 형성 방법 |
US7132201B2 (en) * | 2003-09-12 | 2006-11-07 | Micron Technology, Inc. | Transparent amorphous carbon structure in semiconductor devices |
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US20060105578A1 (en) * | 2004-11-12 | 2006-05-18 | Shih-Ping Hong | High-selectivity etching process |
-
2005
- 2005-11-12 KR KR1020050108315A patent/KR100801308B1/ko not_active IP Right Cessation
-
2006
- 2006-04-11 TW TW095112766A patent/TW200723440A/zh unknown
- 2006-04-11 US US11/403,065 patent/US20070111467A1/en not_active Abandoned
- 2006-05-10 JP JP2006131019A patent/JP2007134668A/ja active Pending
- 2006-09-12 CN CNA2006101275539A patent/CN1963999A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
TW200723440A (en) | 2007-06-16 |
CN1963999A (zh) | 2007-05-16 |
KR100801308B1 (ko) | 2008-02-11 |
JP2007134668A (ja) | 2007-05-31 |
US20070111467A1 (en) | 2007-05-17 |
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Legal Events
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---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
G170 | Publication of correction | ||
LAPS | Lapse due to unpaid annual fee |