KR101045548B1 - 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법 - Google Patents

반도체 소자의 셸로우 트렌치 소자분리막 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법에 관한 것으로, 기판 상부에 패드 산화막 및 하드마스크인 실리콘 질화막이 형성되고 산화막과 실리콘 질화막 상부에 모트 패턴을 형성하고 모트 패턴으로 패드 산화막과 하드마스크 일부를 식각하여 실리콘 질화막을 오픈시키는 셸로우 트렌치 소자분리막 제조 방법으로서, 소자분리막을 형성하기 위해 사용되었던 모트 패턴을 제거하기 위하여 애슁 처리하는 단계를 포함하되, 애슁 처리 단계는 압력, 전력, 가스, 온도, 시간 변수가 각각 적용되는 다수의 스텝으로 이루어지는 것을 특징으로 한다. 본 발명에 의하면, 상술한 바와 같은 애슁 조건으로 후속 처리를 함에 따라 반도체 STI 구조를 형성하는 일련의 공정 과정에서 발생될 수 있는 Si 노쥴 형성을 억제할 수 있는 바, 반도체 소자의 신뢰성을 향상시킬 수 있다.
트렌치, 소자분리, CMP

Description

반도체 소자의 셸로우 트렌치 소자분리막 제조 방법{METHOD FOR MANUFACTURING SHALLOW TRENCH ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1g는 전형적인 반도체 소자의 트렌치 소자분리 공정을 순차적으로 나타낸 공정 단면도,
도 2는 본 발명에 따른 셸로우 트렌치 소자분리막 제조 과정의 흐름도.
본 발명은 반도체 소자 제조 기술에 관한 것으로서, 특히 고집적 반도체 소자에서 소자간 분리를 위한 반도체 소자의 셸로우 트렌치 소자분리막(STI: Shallow Trench Isolation) 제조 방법에 관한 것이다.
현재 반도체 장치의 제조기술의 발달과 그 응용분야가 확장되어감에 따라 반도체 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의 미세화에 대한 연구가 활발히 진행되고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한 항목중의 하나로 대두되었다.
종래의 소자분리기술로는 반도체 기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 LOCOS(LOCal Oxidation of Silicon) 기술을 들 수 있는데, 이 기술은 소자분리막의 측면확산를 원하지 않는 부분에 산화막이 형성되는 것에 의해 소자분리막의 폭을 감소시키는데 한계가 있었다. 그래서, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 반도체 소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
이에 등장한 셸로우 트렌치 소자분리(STI) 기술은 반도체 기판에 식각 공정으로 셸로우 트렌치를 형성하고 셸로우 트렌치에 절연물질을 매립함으로써 LOCOS에 비해 소자분리영역의 축소가 가능해졌다.
도 1a 내지 도 1g는 전형적인 반도체 소자의 셸로우 트렌치 소자분리막의 제조 공정을 나타낸 공정 단면도이다. 이들 도면들을 참조로 종래 기술의 셸로우 트렌치 소자분리막 제조 공정을 설명하기로 한다.
도 1a에 도시된 바와 같이, 반도체 기판인 실리콘 기판(10)상에 버퍼 역할을 하는 패드 산화막(pad oxide)(SiO2)(12)을 열산화 공정으로 100Å∼200Å 성장시키고 그 위에 하드 마스크(hard mask)막으로서 실리콘 질화막(Si3N4)(14)을 1000Å∼2000Å정도 증착한다.
그리고 도 1b에 도시된 바와 같이, 하드 마스크(14) 상부에 반도체 소자의 활성 영역과 셸로우 트렌치 소자분리영역을 정의하는 모트 패턴(moat pattern)(16)을 형성한다. 이때 모트 패턴(16)은 포토레지스트(photo resist)를 도포하고 셸로 우 트렌치 소자분리막(STI)의 마스크 패턴을 이용하여 포토레지스트를 노광 및 현상하여 제조한다.
그 다음 도 1c에 도시된 바와 같이, 모트 패턴(16)을 이용한 건식 식각(dry etch)공정으로 적층된 하드 마스크(14)와 패드 산화막(12)을 패터닝한다. 여기서, 하드 마스크(14)의 건식 식각 공정은 MERIE(Magnetically Enhanced Reactive Ion Etching) 방식의 식각 장비에서 CHF3, O2의 식각 반응 가스와 Ar의 분위기 가스로 타겟인 실리콘 질화막(Si3N4)을 플라즈마 건식 식각한다. 이러한 식각 공정시 CHF 3 가스는 40sccm∼80sccm, O2 가스는 0sccm∼20sccm, 그리고 Ar 가스는 6sccm∼120sccm으로 식각 장비에 주입한다. 또한 MERIE 식각 장비의 압력은 20mTorr∼70mTorr이며 RF 파워는 200W∼300W가 된다.
그런 다음 도 1d에 도시된 바와 같이, 하드 마스크(14) 및 패드 산화막(12)의 패턴에 의해 드러난 반도체 기판(10)을 소정 깊이, 예컨대 3000Å∼5000Å로 건식 식각하여 이후 셸로우 트렌치 소자분리막이 제조될 셸로우 트렌치(18)를 형성한 후에 모트 패턴(16)을 제거한다.
도면에 미도시되어 있지만, 상기 결과물의 셸로우 트렌치(18) 내측면과 패드 산화막(12) 및 하드 마스크(14)의 측면에 라이너(linear) 절연막으로서 실리콘 산화막(SiO2)을 얇게 형성한다.
그런 다음 도 1e에 도시된 바와 같이, 셸로우 트렌치가 매립되도록 갭필 (gap-fill) 절연막(20)으로서 실리콘산화막(SiO2) 또는 TEOS(tetraetylorthosilicate)를 증착한다.
그리고 도 1f에 도시된 바와 같이, 하드 마스크(14)가 드러날 때까지 갭필 절연막(20) 및 라이너 절연막을 화학적기계적연마(CMP : Chemical Mechanical Polishing)로 식각하여 그 표면을 평탄화한다. 도면부호(20a)는 평탄화 과정 이후의 갭필 절연막을 나타낸다.
그리고 나서 도 1g에서는 인산 용액 등으로 하드 마스크(14)를 제거하고 세정 공정으로 패드 산화막(12)을 일부 제거하여 종래 기술에 의한 셸로우 트렌치 소자분리막(20a)을 완성한다.
이와 같이, 종래의 셸로우 트렌치 소자분리막 제조 공정은 그 형성 과정에서 하드 마스크가 주로 이용되는데, 1차적으로 하드 마스크를 오픈하는 과정과 하드 마스크를 이용하여 실제 STI 구조를 형성하는 과정으로 이루어진다.
그런데 이러한 일련의 과정에서는 하드 마스크를 주로 사용함으로 인해 Si 노쥴(nodule)이 발생될 수 있다. 이러한 현상은 반도체 소자의 신뢰성을 저하시키고 결국 반도체 장치의 생산성을 떨어뜨리는 결과를 낳게된다.
본 발명은 이러한 종래 기술의 문제를 해결하기 위해 구현된 것으로, 반도체 셸로우 트렌치 소자분리막 제조 공정에서 하드 마스크를 부분 식각한 후 기설정 조건의 애슁 처리에 의해 상부 포토레지스트를 제거함으로써 Si 노쥴 발생을 방지토 록 한 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따르면, 기판 상부에 패드 산화막 및 하드마스크인 실리콘 질화막이 형성되고 상기 산화막과 실리콘 질화막 상부에 모트 패턴을 형성하고 상기 모트 패턴으로 상기 패드 산화막과 하드마스크 일부를 식각하여 상기 실리콘 질화막을 오픈시키는 셸로우 트렌치 소자분리막 제조 방법으로서, 상기 소자분리막을 형성하기 위해 사용되었던 모트 패턴을 제거하기 위하여 애슁 처리하는 단계를 포함하되, 상기 애슁 처리하는 단계는 압력 및 전력 및 가스 및 온도 및 시간에 대한 변수가 각각 적용되는 다수의 스텝으로 이루어지는 반도체 셸로우 트렌치 소자분리막 제조 방법.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
설명에 앞서, 본 발명의 기술 요지는 반도체 셸로우 트렌치 소자분리막 제조 공정에서 하드 마스크를 부분 식각한 후 상부 포토레지스트를 제거함에 있어 기설정된 조건하에서 애슁 처리하는 것인 바, 포토레지스트를 제거하기 전까지의 일반적인 공정 과정에 대해 간략히 언급하고 본 발명의 특징을 구체적으로 기술하기로 한다.
먼저, 도 1a에 도시한 바와 같이, 반도체 기판인 실리콘 기판(10)상에 버퍼 역할을 하는 패드 산화막(SiO2)(12)을 열산화 공정으로 100Å∼200Å 성장시키고 그 위에 하드 마스크로서 실리콘 질화막(Si3N4)(14)을 1000Å∼2000Å정도 증착한다.
그리고 도 1b에 도시된 바와 같이, 하드 마스크(14) 상부에 반도체 소자의 활성 영역과 셸로우 트렌치 소자분리영역을 정의하는 모트 패턴(16)을 형성한다. 이때 모트 패턴(16)은 포토레지스트를 도포하고 셸로우 트렌치 소자분리막(STI)의 마스크 패턴을 이용하여 포토레지스트를 노광 및 현상하여 제조한다.
그 다음 도 1c에 도시된 바와 같이, 모트 패턴(16)을 이용한 건식 식각공정으로 적층된 하드 마스크(14)와 패드 산화막(12)을 패터닝한다.
그런 다음 도 1d에 도시된 바와 같이, 하드 마스크(14) 및 패드 산화막(12)의 패턴에 의해 드러난 반도체 기판(10)을 소정 깊이, 예컨대 3000Å∼5000Å로 건식 식각하여 이후 셸로우 트렌치 소자분리막이 제조될 셸로우 트렌치(18)를 형성한 후에 모트 패턴(16)을 제거한다.
이때, 본 실시예에서는 모트 패턴(16)을 형성하는 포토레지스트를 제거함에 있어 압력, 전력, 가스, 온도, 시간 등의 조건이 적용되는 애슁 처리 과정을 수행한다. 이러한 과정에 대해 도 2의 흐름도를 참조로 상세히 설명하기로 한다.
먼저, 도 1c 및 도 1d에서와 같이 하드 마스크(14)를 식각하는 과정이 진행된 후(S200), 단계(S202)에서는 포토레지스트 애슁 처리를 수행하는데, 이러한 포토레지스트 애슁 처리는 다음 3스텝으로 구분될 수 있다.
제 1 스텝 : 1.5Torr/800W/3500O2/350N2/15second/220℃
제 2 스텝 : 1Torr/1000W/35000O2/350N2/50second/220℃
제 3 스텝 : 0.5Torr/1200W/3500O2/25second/220℃
먼저 애슁 처리 공정의 제 1 스텝에서 제 3 스텝까지의 압력은 고압에서 저압, 바람직하게는 1.5Torr에서 0.5Torr 순서로 설정한다(S204).
그리고 애슁 처리 공정의 제 1 스텝에서 제 3 스텝까지의 전력은 저전력에서 고전력, 바람직하게는 600W에서 1500W로 설정한다(S206).
또한 애슁 처리 공정의 제 1 스텝에서 제 2 스텝까지의 가스는 O2/N2를 사용하고, 제 3 스텝의 가스는 O2만을 사용한다(S208). 이때, O2의 방출량은 바람직하게는 1500 내지 4000sccm으로 설정된다.
한편, 제 1 스텝의 처리 시간은 상술한 바와 같이 15초를 초과하지 않는 것이 바람직하며, 제 2 스텝의 처리 시간은 100초 이하, 바람직하게는 50초이고, 제 3 스텝의 처리 시간은 제 2 스텝의 처리 시간의 50%로 설정되는 것이 바람직하다.
끝으로 애슁 처리 공정의 제 1 스텝에서 제 3 스텝까지의 설정 온도는 동일한 온도, 즉 220℃가 유지되도록 한다(S210).
이러한 포토레지스트 애슁 처리 공정이 종료되면 일련의 순서에 따라 후속 공정을 수행하게 된다(S212). 이후의 공정은 종래의 반도체 소자의 셸로우 트렌치 소자분리막 제조 과정이 동일하게 적용되는 바, 중복되는 설명은 생략하기로 한다.
이상 설명한 바와 같이, 본 발명은 반도체 셸로우 트렌치 소자분리막 제조 공정에서 하드 마스크를 부분 식각한 후 상부 포토레지스트를 제거함에 있어 상술 한 바와 같은 조건하에서 애슁 처리토록 한 것이다.
본 발명에 의하면, 상술한 바와 같은 애슁 조건으로 후속 처리를 함에 따라 반도체 STI 구조를 형성하는 일련의 공정 과정에서 발생될 수 있는 Si 노쥴 형성을 억제할 수 있는 바, 반도체 소자의 신뢰성을 향상시킬 수 있다.
이상, 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.

Claims (8)

  1. 삭제
  2. 삭제
  3. 기판 상부에 패드 산화막 및 하드마스크인 실리콘 질화막이 형성되고 상기 산화막과 실리콘 질화막 상부에 모트 패턴을 형성하고 상기 모트 패턴으로 상기 패드 산화막과 상기 하드마스크의 일부를 식각하여 상기 실리콘 질화막을 오픈시키는 셸로우 트렌치 소자분리막 제조 방법으로서,
    상기 소자분리막을 형성하기 위해 사용되었던 모트 패턴을 제거하기 위하여 애슁 처리하는 단계를 포함하되,
    상기 애슁 처리하는 단계는, 압력 및 전력 및 가스 및 온도 및 시간에 대한 변수가 각각 적용되는 제1 스텝 및 제2 스텝 및 제3 스텝으로 이루어지고,
    상기 셸로우 트렌치 소자분리막 제조 방법은,
    상기 제1 스텝 및 제2 스텝 및 제3 스텝을 순차적으로 수행함에 있어서, 상기 압력을 사전 설정된 압력으로부터 이보다 낮은 압력으로 변화되도록 설정하며,
    상기 전력은 사전 결정된 전력으로부터 이보다 높은 전력으로 변화되도록 설정하며,
    상기 온도는 일정하게 유지하며,
    상기 제1 스텝 및 제2 스텝에서 O2 가스 및 N2 가스를, 상기 제3 스텝에서 O2 가스를 사용하는,
    반도체 셸로우 트렌치 소자분리막 제조 방법.
  4. 제 3 항에 있어서,
    상기 압력의 전체 범위는, 0.5Torr 내지 1.5Torr인 것을 특징으로 하는 반도체 셸로우 트렌치 소자 분리막 제조 방법.
  5. 제 3 항에 있어서,
    상기 전력의 전체 범위는, 600 내지 1500W인 것을 특징으로 하는 반도체 셸로우 트렌치 소자 분리막 제조 방법.
  6. 제 3 항에 있어서,
    상기 제1 스텝의 처리 시간은, 15초 이하인 것을 특징으로 하는 반도체 셸로우 트렌치 소자 분리막 제조 방법.
  7. 제 3 항에 있어서,
    상기 제2 스텝의 처리 시간은, 100초 이하인 것을 특징으로 하는 반도체 셸로우 트렌치 소자 분리막 제조 방법.
  8. 제 3 항에 있어서,
    상기 제3 스텝의 처리 시간은, 상기 제2 스텝의 처리 시간의 50%인 것을 특징으로 하는 반도체 셸로우 트렌치 소자 분리막 제조 방법.
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