KR100503344B1 - 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법 - Google Patents

반도체 소자의 셀로우 트렌치 소자분리막 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법에 관한 것으로, 특히 본 발명의 방법은 반도체 기판 상부에 패드 절연막과 하드 마스크막을 순차적으로 적층하고 이들을 패터닝하는 단계와, 하드 마스크막 및 패드 절연막 패턴에 의해 드러난 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계와, 트렌치 내측면의 기판에 라이너 절연막을 형성하는 단계와, 라이너 절연막이 형성된 결과물에 세정 공정을 실시하여 하드 마스크막 및 패드 절연막 패턴의 높이 및 측면을 축소시킴과 동시에 라이너 절연막의 두께를 줄이는 단계와, 트렌치 내측면의 라이너 절연막을 설정된 두께로 보상하는 단계와, 트렌치가 완전히 매립되도록 갭필 절연막을 형성한 후에 세정 공정을 진행하는 단계를 포함한다. 그러므로 본 발명은 라이너 절연막을 형성한 후에 바로 갭필 절연막 이후의 세정 공정을 진행할 경우 불량처리하지 않고 그대로 라이너 절연막의 두께를 보상하고자 라이너 절연막의 추가 증착 공정을 진행한 후에 갭필 절연막 증착 공정을 진행함으로써 불량 기판을 재사용하여 반도체 기판의 불량률을 줄일 수 있다.

Description

반도체 소자의 셀로우 트렌치 소자분리막 제조 방법{METHOD FOR MANUFACTURING A SHALLOW TRENCH ISOLATION LAYER OF THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 소자에서 소자간 분리를 위한 셀로우 트렌치 소자분리(STI : Shallow Trench Isolation)막 제조 방법에 관한 것이다.
반도체 소자의 제조기술이 발달됨에 따라 반도체 소자의 집적도또한 증가하여 반도체 소자의 미세화가 진행되고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한 항목중의 하나로 대두되었다.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCOS : LOCal Oxidation of Silicon) 기술이 있다. 로커스 소자분리막은 산화막 성장시 기판 측면으로 성장되기 때문에 소자분리막의 폭을 감소시키는데 한계가 있었다. 따라서 고집적 반도체 소자에서는 LOCOS 소자분리막보다는 소자분리막 폭을 줄일 수 있는 셀로우 트렌치 소자분리막(STI)이 주로 사용되고 있다.
도 1은 종래 기술에 의한 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법을 나타낸 흐름도이다. 도 2a 내지 도 2e는 종래 기술에 의한 셀로우 트렌치 소자분리막의 제조 공정을 나타낸 공정 순서도이다. 이들 도면들을 참조하면 종래 기술의 셀로우 트렌치 소자분리막 제조 공정은 다음과 같다.
우선 도 2a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(10)을 열산화하여 패드(pad) 절연막(12)으로서 실리콘 산화막(SiO2)을 100Å∼200Å 성장시키고 그 위에 하드 마스크(hard mask)막(14)으로서 실리콘 질화막(Si3N4)을 1500Å∼2000Å 증착한다. 그리고 도면에 도시하지는 않았지만, 셀로우 트렌치 소자분리막의 마스크 패턴을 이용한 사진 및 식각 공정을 진행하여 하드 마스크막(14) 및 패드 절연막(12)을 패터닝하여 반도체 소자의 소자분리 영역(isolation region)이 되는 기판을 오픈시킨다. 그 다음 건식 식각 (dry etch)공정으로 기판(10)을 소정 깊이, 예컨대 3000Å∼5000Å로 식각하여 셀로우 트렌치 소자분리막이 형성될 부위인 트렌치(16)를 형성한다.(S10)
계속해서 도 2b에 도시된 바와 같이, 트렌치 내측면에 라이너 절연막(linear dielectric layer)(18)을 형성한다.(S12) 이때 라이너 절연막(18)은 열산화(thermal oxidation) 공정으로 형성된 실리콘 산화막(SiO2)이다. 라이너 절연막(18)의 두께는 250Å∼350Å정도이다.
그 다음 도 2c에 도시된 바와 같이, 상기 결과물의 트렌치(16)가 매립되도록 갭필 절연막(20)으로서 실리콘산화막(SiO2) 또는 TEOS(tetraetylorthosilicate)를 증착한다.(S14) 이때 갭필 절연막(20)은 HDP(High Density Plasma) 증착, PE-CVD(Plasma Enhanced Chemical Vapor Deposition) 증착, AP-CVD(Atmospheric Pressure Chemical Vapor Deposition) 증착 등으로 형성한다.
그리고 도면에 도시되지 않았지만, 갭필 절연막(20)의 불순물을 제거하기 위하여 세정 공정을 진행한다.(S16) 이때 세정 공정은 인산(H3PO4) 또는 불산(HF) 등이 포함된 습식 세정 용액을 사용하여 진행한다.
그런 다음 도 2d에 도시된 바와 같이, 갭필 절연막(20)의 밀도를 높이기 위하여 어닐링 공정을 진행한다.(S18)
그리고나서 도 2e에 도시된 바와 같이, 하드 마스크(14)막 패턴이 드러날 때까지 갭필 절연막(20)을 화학적기계적연마(CMP : Chemical Mechanical Polishing)로 식각하여 그 표면을 평탄화(20a)한 후에 세정 공정을 진행한다.(S20∼S22) 이후 도면에 도시되지 않았지만, 인산 용액 등으로 하드 마스크(14)막 패턴을 제거하고 패드 절연막(12) 패턴을 제거하여 셀로우 트렌치 소자분리막을 완성한다.
그런데 이와 같은 종래 기술에 의한 셀로우 트렌치 소자분리막의 제조 공정시 라이너 절연막(18)을 형성한 후에 갭필 절연막(20)을 진행하지 않고 바로 갭필 절연막 다음의 세정 공정을 진행하게 된다면 라이너 절연막(18) 두께가 줄어들뿐만 아니라 하드 마스크막(14) 패턴이 측면이 식각되어 원하는 셀로우 트렌치 소자분리막을 얻을 수 없었다. 그러므로, 이러한 반도체 기판은 불량으로 판정되어 더 이상의 셀로우 트렌치 소자분리막 제조 공정을 진행하지 않고 불량처리하였다.
본 발명의 목적은 라이너 절연막을 형성한 후에 바로 갭필 절연막 이후의 세정 공정을 진행할 경우 불량처리하지 않고 그대로 라이너 절연막의 두께를 보상하는 라이너 절연막의 추가 증착 공정을 진행한 후에 갭필 절연막 증착 공정을 진행함으로써 불량 기판을 재사용하여 반도체 기판의 불량률을 줄일 수 있는 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자 분리를 위한 셀로우 트렌치 소자분리막을 형성하는 방법에 있어서, 반도체 기판 상부에 패드 절연막과 하드 마스크막을 순차적으로 적층하고 이들을 패터닝하는 단계와, 하드 마스크막 및 패드 절연막 패턴에 의해 드러난 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계와, 트렌치 내측면의 기판에 라이너 절연막을 형성하는 단계와, 라이너 절연막이 형성된 결과물에 세정 공정을 실시하여 하드 마스크막 및 패드 절연막 패턴의 높이 및 측면을 축소시킴과 동시에 라이너 절연막의 두께를 줄이는 단계와, 트렌치 내측면의 라이너 절연막을 설정된 두께로 보상하는 단계와, 트렌치가 완전히 매립되도록 갭필 절연막을 형성한 후에 세정 공정을 진행하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 3은 본 발명에 따른 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법을 나타낸 흐름도이고, 도 4a 내지 도 4g는 본 발명에 따른 셀로우 트렌치 소자분리막의 제조 공정을 나타낸 공정 순서도이다. 이들 도면들을 참조하면, 본 발명의 셀로우 트렌치 소자분리막의 제조 공정은 다음과 같다.
우선 도 4a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(100)을 열산화하여 패드 절연막(102)으로서 실리콘 산화막(SiO2)을 100Å∼200Å 성장시키고 그 위에 하드 마스크막(104)으로서 실리콘 질화막(Si3N4)을 1500Å∼2000Å 증착한다. 그리고 도면에 도시하지는 않았지만, 셀로우 트렌치 소자분리막의 마스크 패턴을 이용한 사진 및 식각 공정을 진행하여 하드 마스크막(104) 및 패드 절연막(102)을 패터닝하여 반도체 소자의 소자분리 영역이 되는 기판을 오픈시킨다. 그 다음 건식 식각 공정으로 기판(100)을 소정 깊이, 예컨대 3000Å∼5000Å로 식각하여 셀로우 트렌치 소자분리막이 형성될 부위인 트렌치(106)를 형성한다.(S100)
계속해서 도 4b에 도시된 바와 같이, 트렌치 내측면에 라이너 절연막(108)을 형성한다.(S102) 이때 라이너 절연막(108)은 열산화 공정으로 형성된 실리콘 산화막(SiO2)이다.
트렌치 내측면에 라이너 절연막(108)을 형성한 후에, 갭필 절연막을 진행하지 않고 바로 갭필 절연막 다음의 인산(H3PO4) 또는 불산(HF) 등을 사용한 습식 세정 공정(S104)을 진행하게 된다면 도 4c와 같이 하드 마스크막(104) 및 패드 절연막(102) 패턴의 높이 및 측면이 습식 세정 용액에 의해 축소됨과 더불어 라이너 절연막(108)의 두께또한 줄어든다. 여기서 축소된 하드 마스크막은 104a로 두께가 줄어든 라이너 절연막은 108a로 표시한다.
이와 같이 갭필 절연막이후의 세정 공정에 의해 식각된 하드 마스크막(104a) 및 패드 절연막(102)과 함께 두께가 줄어든 라이너 절연막(108a)은 종래 기술에서 불량처리되었다. 하지만 본 발명은 이러한 불량처리된 기판을 폐기처리하지 않고 재사용한다.
이에 도 4d에 도시된 바와 같이, 상기 세정 공정에 의해 식각된 하드 마스크막(104a)은 그대로 두고 두께가 줄어든 라이너 절연막(108a)을 설정된 두께로 보상한다.(S106) 여기서, 라이너 절연막(108a)의 보상하는 방법은 반응로에서 시간이 오래걸리는 열산화 공정보다는 시간이 빠른 O2 플라즈마 증착 공정으로 라이너 절연막을 설정된 두께가 될 때까지 추가 증착(110)한다. 예를 들어, 디자인룰에 따른 라이너 절연막의 두께가 100Å이며 잘못된 세정 공정에 의해 식각 손상된 라이너 절연막의 두께가 40Å이라면 O2 플라즈마 증착 공정으로 60Å의 라이너 절연막(110)을 추가 증착한다.
한편 본 발명은 갭필 절연막이후의 세정 공정에 의해 하드 마스크막(104a) 및 패드 절연막(102)의 높이 및 측면이 식각되기 때문에 트렌치 입구의 오픈 폭이 커지게 된다. 따라서 본 발명의 라이너 절연막(108a)의 추가 증착 공정시 트렌치 상부 모서리가 라운딩하게 되는 효과를 얻을 수 있다.
그 다음 도 4e에 도시된 바와 같이 결과물의 트렌치가 완전히 매립되도록 갭필 절연막(112)으로서 실리콘산화막(SiO2) 또는 TEOS를 증착한다.(S108) 이때 갭필 절연막(112)은 HDP 증착, PE-CVD 증착, AP-CVD 증착 등으로 형성한다.
그리고 도면에 도시되지 않았지만, 갭필 절연막(112)의 불순물을 제거하기 위하여 인산(H3PO4) 또는 불산(HF) 등이 포함된 습식 세정 용액을 사용한 세정 공정을 진행한다.(S110)
그런 다음 도 4f에 도시된 바와 같이, 갭필 절연막(112)의 밀도를 높이기 위하여 어닐링 공정을 진행한다.(S112)
그리고나서 도 4g에 도시된 바와 같이, 하드 마스크(104a)막 패턴이 드러날 때까지 갭필 절연막(112)을 화학적기계적연마(CMP)로 식각하여 그 표면을 평탄화(112a)한 후에 세정 공정을 진행한다.(S114∼S116) 이후 도면에 도시되지 않았지만, 인산 용액 등으로 하드 마스크(104a)막 패턴을 제거하고 패드 절연막(102) 패턴을 제거하여 셀로우 트렌치 소자분리막을 완성한다.
이상 상술한 바와 같이, 본 발명은 라이너 절연막을 형성한 후에 바로 갭필 절연막 이후의 세정 공정을 진행할 경우 불량처리하지 않고 그대로 라이너 절연막의 두께를 보상하고자 라이너 절연막의 추가 증착 공정을 진행한 후에 갭필 절연막 증착 공정을 진행함으로써 불량 기판을 재사용하여 반도체 기판의 불량률을 줄일 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
도 1은 종래 기술에 의한 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법을 나타낸 흐름도,
도 2a 내지 도 2e는 종래 기술에 의한 셀로우 트렌치 소자분리막의 제조 공정을 나타낸 공정 순서도,
도 3은 본 발명에 따른 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법을 나타낸 흐름도,
도 4a 내지 도 4g는 본 발명에 따른 셀로우 트렌치 소자분리막의 제조 공정을 나타낸 공정 순서도.

Claims (5)

  1. 반도체 소자 분리를 위한 셀로우 트렌치 소자분리막을 형성하는 방법에 있어서,
    반도체 기판 상부에 패드 절연막과 하드 마스크막을 순차적으로 적층하고 이들을 패터닝하는 단계와,
    상기 하드 마스크막 및 패드 절연막 패턴에 의해 드러난 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계와,
    상기 트렌치 내측면의 기판에 라이너 절연막을 형성하는 단계와,
    상기 라이너 절연막이 형성된 결과물에 세정 공정을 실시하여 상기 하드 마스크막 및 패드 절연막 패턴의 높이 및 측면을 축소시킴과 동시에 라이너 절연막의 두께를 줄이는 단계와,
    상기 트렌치 내측면의 라이너 절연막을 설정된 두께로 보상하는 단계와,
    상기 트렌치가 완전히 매립되도록 갭필 절연막을 형성하는 단계
    를 포함하는 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법.
  2. 제 1항에 있어서,
    상기 라이너 절연막이 형성된 결과물의 세정 공정은 습식 세정인 것을 특징으로 하는 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법.
  3. 제 2항에 있어서,
    상기 습식 세정 용액은 인산 또는 불산 용액을 포함하는 것을 특징으로 하는 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법.
  4. 제 1항에 있어서,
    상기 라이너 절연막은 실리콘 산화막으로 이루어진 것을 특징으로 하는 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법.
  5. 제 1항 또는 제 4항에 있어서,
    상기 라이너 절연막을 설정된 두께로 보상하는 단계는, O2 플라즈마 증착 공정으로 라이너 절연막을 설정된 두께까지 증착하는 것을 특징으로 하는 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법.
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