KR100818425B1 - 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막 제조방법 - Google Patents
반도체 디스플레이 소자의 셀로우 트렌치 소자분리막 제조방법 Download PDFInfo
- Publication number
- KR100818425B1 KR100818425B1 KR1020060082077A KR20060082077A KR100818425B1 KR 100818425 B1 KR100818425 B1 KR 100818425B1 KR 1020060082077 A KR1020060082077 A KR 1020060082077A KR 20060082077 A KR20060082077 A KR 20060082077A KR 100818425 B1 KR100818425 B1 KR 100818425B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- film
- trench
- manufacturing
- silicon oxide
- Prior art date
Links
- 238000002955 isolation Methods 0.000 title claims abstract description 49
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 21
- 238000005468 ion implantation Methods 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 8
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 238000004140 cleaning Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 35
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 34
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막 제조 방법에 관한 것으로, 특히 반도체 기판에 실리콘 산화막을 기설정된 두께로 형성하고, 실리콘 산화막이 형성된 반도체 기판을 세정하고, 반도체 기판내에 웰 이온 주입을 수행하여 웰을 형성하고, 실리콘 산화막 상부에 실리콘 질화막을 형성하고, 실리콘 질화막 및 산화막을 패터닝하고 기판을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치에 갭필 절연막을 형성하고 이를 평탄화하여 셀로우 트렌치 소자분리막을 형성한 후에, 실리콘 질화막 및 실리콘 산화막을 제거한다. 그러므로, 본 발명은 셀로우 트렌치 소자분리막 제조 공정까지 실리콘 산화막 제조 공정을 1차례만 수행함으로써 산화막 제조 공정 및 산화막 제거 공정 횟수를 줄일 수 있어 제조 수율을 향상시킬 수 있다.
셀로우 트렌치 소자분리막, 실리콘 산화막, 웰 이온 주입
Description
도 1은 종래 기술에 의한 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막 제조 방법을 나타낸 흐름도,
도 2a 내지 도 2f는 종래 기술에 의한 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막의 제조 공정을 나타낸 공정 순서도,
도 3은 본 발명에 따른 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막 제조 방법을 나타낸 흐름도,
도 4a 내지 도 4f는 본 발명에 따른 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막의 제조 공정을 나타낸 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 실리콘 기판 102 : 실리콘 산화막
104 : 웰 106 : 실리콘 질화막
108 : 트렌치 110 : 셀로우 트렌치 소자분리막
본 발명은 반도체 디스플레이 소자의 제조 방법에 관한 것으로서, 특히 LCD 등의 반도체 디스플레이 소자에서 소자간 분리를 위한 셀로우 트렌치 소자분리막(STI : Shallow Trench Isolation) 제조 공정시 형성되는 산화막 제조 공정을 단순화할 수 있는 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막 제조 방법에 관한 것이다.
반도체 소자의 제조기술이 발달됨에 따라 반도체 소자의 집적도또한 증가하여 반도체 소자의 미세화가 진행되고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한 항목중의 하나로 대두되었다.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCOS : LOCal Oxidation of Silicon) 기술이 있다. 로커스 소자분리막은 산화막 성장시 기판 측면으로 성장되기 때문에 소자분리막의 폭을 감소시키는데 한계가 있었다. 따라서 고집적 반도체 소자에서는 LOCOS 소자분리막보다는 소자분리막 폭을 줄일 수 있는 셀로우 트렌치 소자분리막(STI)이 주로 사용되고 있다.
도 1은 종래 기술에 의한 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막 제조 방법을 나타낸 흐름도이다. 도 2a 내지 도 2f는 종래 기술에 의한 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막의 제조 공정을 나타낸 공정 순서도이다.
이들 도면들을 참조하면, 종래 기술에 의한 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막 제조 공정은 다음과 같이 진행된다.
우선 도 2a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(10)에 습식 또는 건식 산화 공정으로 제 1실리콘 산화막(SiO2)(12)을 약 200Å정도 증착하고, 이를 습식 식각 또는 세정 등의 공정으로 제 1실리콘 산화막(12)을 제거한다.(S10∼S12)
도 2b에 도시된 바와 같이, 기판(10)에 습식 또는 건식 산화 공정으로 제 2실리콘 산화막(14)을 약 380Å 정도 증착하고, n형 또는 p형 도펀트(예를 들어, P, B 등)를 이온 주입하여 기판(10) 내 깊게 웰(well))(16)을 형성한다. 그리고 BOE(Buffered Oxide Etch) 등의 습식 식각 또는 세정 등의 공정으로 제 2실리콘 산화막(14)을 제거한다.(S14∼S18)
계속해서 도 2c에 도시된 바와 같이, 기판(10)에 열산화 공정으로 패드(pad) 산화막(18)을 100Å∼200Å 성장시키고, 그 위에 마스크로서 실리콘 질화막(Si3N4)(20)을 1500Å∼2000Å 증착한다.(S20∼S22)
그리고 도 2d에 도시된 바와 같이, 셀로우 트렌치 소자분리막의 마스크 패턴을 이용한 사진 및 식각 공정을 진행하여 실리콘 질화막(20) 및 패드 산화막(18)을 패터닝(20a, 18a)하여 반도체 소자의 소자분리 영역(isolation region)이 되는 기판(10)을 소정 깊이, 예컨대 3000Å∼5000Å로 식각하여 트렌치(22)를 형성한다.
이어서 도 2e에 도시된 바와 같이, 상기 결과물의 트렌치가 매립되도록 갭필 절연막으로서 실리콘 산화막(SiO2) 또는 TEOS(tetraetylorthosilicate)를 증착한다. 실리콘 질화막 패턴(20a)이 드러날 때까지 갭필 절연막을 화학적기계적연마(CMP : Chemical Mechanical Polishing)로 식각하여 그 표면을 평탄화하여 셀로우 트렌치 소자 분리막(24)을 형성한다.(S24)
도 2f에 도시된 바와 같이, 인산 용액 등으로 실리콘 질화막 패턴을 제거하고 패드 산화막 패턴을 제거하여 셀로우 트렌치 소자분리막 제조 공정을 완료한다.(S26)
그런데, 이와 같이 종래 기술에 의해 고전압(예를 들어, 18V)을 사용하는 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막을 제조하는 공정에서 제 1 및 제 2산화막 형성 및 제거시 몇 가지 문제점이 발생하게 된다.
웰 이온 주입시 실리콘 기판 표면 노출에 따른 실리콘 피트가 발생하고, 산화 공정에 따라 웰의 도펀트 이온 소모와 그에 따른 문턱 전압 변동이 발생하게 된다. 그리고, 산화막 제거를 위한 습식 식각시 표면 MCLT(Minority Carrier Life Time)이 저하된다.
또한, 셀로우 트렌치 소자분리막을 제조하는 공정까지 총 3번의 산화막 제조 공정과 산화막 제거 공정이 요구되므로 제조 공정 수와 이로 인한 제조 원가가 높아지는 문제점이 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 셀로우 트렌치 소자분리막 제조 공정까지 실리콘 산화막 제조 공정을 1차례만 수행함으로써 산화막 제조 공정 및 산화막 제거 공정 횟수를 줄일 수 있어 제조 수율을 향상시킬 수 있는 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막을 형성하는 방법에 있어서, 반도체 기판에 실리콘 산화막을 기설정된 두께로 형성하는 단계와, 실리콘 산화막이 형성된 반도체 기판을 세정하는 단계와, 반도체 기판내에 웰 이온 주입을 수행하여 웰을 형성하는 단계와, 실리콘 산화막 상부에 실리콘 질화막을 형성하는 단계와, 실리콘 질화막 및 산화막을 패터닝하고 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계와, 트렌치에 갭필 절연막을 형성하고 이를 평탄화하여 셀로우 트렌치 소자분리막을 형성하는 단계와, 실리콘 질화막 및 실리콘 산화막을 제거하는 단계를 포함한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막 제조 방법을 나타낸 흐름도이다.
도 3을 참조하면, 본 발명에 따른 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막 제조 방법은 다음과 같이 진행된다.
우선, 반도체 기판에 실리콘 산화막(SiO2)을 기설정된 두께로 형성한다.(S100)
실리콘 산화막이 있는 반도체 기판을 세정하고, 반도체 기판내에 웰 이온 주입을 수행하여 웰을 형성한다.(S102)
반도체 기판에 형성된 실리콘 산화막을 그대로 패드 산화막으로 이용하고, 실리콘 산화막 상부에 실리콘 질화막(Si3N4)을 형성한다.(S104∼S106)
실리콘 질화막 및 실리콘 산화막을 패터닝하고 기판을 소정 깊이로 식각하여 트렌치를 형성한 후에, 트렌치에 갭필 절연막을 형성하고 이를 평탄화하여 셀로우 트렌치 소자분리막을 형성한다.(S108)
이후, 반도체 기판에 있는 실리콘 질화막 및 실리콘 산화막을 제거한다.(S110)
도 4a 내지 도 4f는 본 발명에 따른 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막의 제조 공정을 나타낸 공정 순서도이다.
도 4a 내지 도 4f를 참조하면, 본 발명의 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막의 제조 공정의 일 예는 다음과 같이 진행된다.
우선 도 4a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(100)에 습식 또는 건식 산화 공정으로 실리콘 산화막(SiO2)(102)을 약 100Å∼200Å정도 증착한다.
그리고 웰 이온 주입 공정을 진행하기에 앞서, 세정 공정을 실시한다. 이 때, SC1을 약 5분간 공급하여 기판(100)에 있는 불순물을 제거한다.
도 4b에 도시된 바와 같이, 실리콘 산화막(102)이 있는 기판에 n형 또는 p형 도펀트(예를 들어, P, B 등)를 이온 주입하여 기판(100)의 깊은 웰(104)을 형성한다. 예를 들어, N2 도펀트 이온을 이온 주입하여 웰(104)을 형성한다.
그리고 웰 이온 주입후, BOE와 같은 세정 공정을 생략하고, 종래 패드 산화막 공정도 생략한다.
도 4c에 도시된 바와 같이, 실리콘 기판(100)에 형성된 실리콘 산화막(102)을 그대로 패드 산화막으로 이용하고, 실리콘 산화막(102) 상부에 실리콘 질화막(Si3N4)(106)을 화학기상증착(CVD) 공정 등으로 1500Å∼2000Å 증착한다.
그리고 도 4d에 도시된 바와 같이, 셀로우 트렌치 소자분리막의 마스크 패턴을 이용한 사진 및 식각 공정을 진행하여 실리콘 질화막(106) 및 실리콘 산화막(102)을 패터닝(106a, 102a)하여 반도체 소자의 소자분리 영역이 되는 기판(100)을 소정 깊이, 예컨대 3000Å∼5000Å로 식각하여 트렌치(108)를 형성한다.
이어서 도 4e에 도시된 바와 같이, 상기 결과물의 트렌치가 매립되도록 갭필 절연막으로서 실리콘 산화막(SiO2) 또는 TEOS(tetraetylorthosilicate)를 증착한다. 이때 갭필 절연막은 예를 들어, HDP CVD(High Density Plasma Chemical Vapor Deposition) 증착, PE-CVD(Plasma Enhanced Chemical Vapor Deposition) 증착, AP-CVD(Atmospheric Pressure Chemical Vapor Deposition) 증착 등으로 형성한다.
그리고 실리콘 질화막 패턴(106a)이 드러날 때까지 갭필 절연막을 화학적기 계적연마(CMP)로 식각하여 그 표면을 평탄화하여 셀로우 트렌치 소자 분리막(110)을 형성한다.
그리고나서 도 4f에 도시된 바와 같이, 인산 용액 등으로 실리콘 질화막 패턴을 제거하고 패드 산화막 패턴을 제거하여 실리콘 기판(100)에 셀로우 트렌치 소자분리막(110)을 완성한다.
그러므로, 본 발명은 셀로우 트렌치 소자분리막을 제조하기 전까지 실리콘 산화막 형성 공정이 1회로 단축되며 실리콘 산화막 제거 공정이 생략되므로 전체 제조 공정 수를 줄 일 수 있다.
이상 상술한 바와 같이, 본 발명은 셀로우 트렌치 소자분리막을 제조하기 전까지 실리콘 산화막 형성 공정을 1회로 단축하여 실리콘 산화막 제거 공정을 생략할 수 있으므로 전체 제조 공정 수를 줄 일 수 있다.
이에 따라 본 발명은 고전압(예를 들어, 18V) 구동 소자를 갖는 반도체 디스플레이 소자에서 셀로우 트렌치 소자분리막을 형성하기 전까지 실리콘 산화막 제조 공정을 최소한으로 줄일 수 있어 웰의 도펀트 이온 소모와 그에 따른 문턱 전압 변동 발생, 그리고, 산화막 제거를 위한 식각 문제를 미연에 방지할 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (3)
- 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막을 형성하는 방법에 있어서,반도체 기판에 산화막을 기설정된 두께로 형성하는 단계와,상기 산화막이 형성된 반도체 기판을 세정하는 단계와,상기 반도체 기판내에 웰 이온 주입을 수행하여 웰을 형성하는 단계와,상기 산화막 상부에 실리콘 질화막을 형성하는 단계와,상기 실리콘 질화막 및 산화막을 패터닝하고 상기 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계와,상기 트렌치에 갭필 절연막을 형성하고 이를 평탄화하여 셀로우 트렌치 소자분리막을 형성하는 단계와,상기 실리콘 질화막 및 산화막을 제거하는 단계를 포함하는 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막 제조 방법.
- 제 1항에 있어서,상기 산화막은, 100Å∼200Å 두께인 것을 특징으로 하는 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막 제조 방법.
- 제 1항에 있어서,상기 세정은, SC1 용액으로 수행하는 것을 특징으로 하는 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060082077A KR100818425B1 (ko) | 2006-08-29 | 2006-08-29 | 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060082077A KR100818425B1 (ko) | 2006-08-29 | 2006-08-29 | 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080019771A KR20080019771A (ko) | 2008-03-05 |
| KR100818425B1 true KR100818425B1 (ko) | 2008-04-01 |
Family
ID=39394886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060082077A KR100818425B1 (ko) | 2006-08-29 | 2006-08-29 | 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100818425B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040006417A (ko) * | 2002-07-12 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR20050086297A (ko) * | 2004-02-25 | 2005-08-30 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| KR20060021472A (ko) * | 2004-09-03 | 2006-03-08 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 소자 분리막 형성방법 |
-
2006
- 2006-08-29 KR KR1020060082077A patent/KR100818425B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040006417A (ko) * | 2002-07-12 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR20050086297A (ko) * | 2004-02-25 | 2005-08-30 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| KR20060021472A (ko) * | 2004-09-03 | 2006-03-08 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 소자 분리막 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080019771A (ko) | 2008-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5966614A (en) | Silicon nitride-free isolation methods for integrated circuits | |
| KR19990055121A (ko) | 반도체 소자 제조 방법 | |
| US6191000B1 (en) | Shallow trench isolation method used in a semiconductor wafer | |
| KR20010024284A (ko) | 실리콘 기판내에 트렌치 구조물을 형성하기 위한 방법 | |
| KR100818425B1 (ko) | 반도체 디스플레이 소자의 셀로우 트렌치 소자분리막 제조방법 | |
| KR20010046153A (ko) | 반도체장치의 트렌치 구조의 소자분리막 형성방법 | |
| KR100510994B1 (ko) | 복합 반도체소자의 소자분리막 형성방법 | |
| KR19990004561A (ko) | 반도체 소자의 소자분리막 제조방법 | |
| KR100895388B1 (ko) | 반도체소자의 제조방법 | |
| KR100328265B1 (ko) | 반도체 소자 분리를 위한 트렌치 제조 방법 | |
| KR100733693B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20040004988A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100779398B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100842483B1 (ko) | 반도체장치의 제조방법 | |
| KR100503344B1 (ko) | 반도체 소자의 셀로우 트렌치 소자분리막 제조 방법 | |
| KR20020060815A (ko) | 반도체 소자의 얕은 트렌치 분리 형성 방법 | |
| KR100289658B1 (ko) | 반도체 소자 분리방법 | |
| KR100632053B1 (ko) | 반도체 장치의 소자 분리막의 제조 방법 | |
| KR100430582B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100486875B1 (ko) | 반도체 소자의 소자 분리막 및 그 형성 방법 | |
| KR100499409B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR20000045908A (ko) | 반도체장치의 트렌치 구조의 소자분리막 형성방법 | |
| KR100900244B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20040006322A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100455095B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120221 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |