KR20010024284A - 실리콘 기판내에 트렌치 구조물을 형성하기 위한 방법 - Google Patents

실리콘 기판내에 트렌치 구조물을 형성하기 위한 방법 Download PDF

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Abstract

본 발명은 기판의 제 1 영역을 기판의 제 2 영역에 대해 전기적으로 절연시키기는 트렌치 구조물을 실리콘 기판에 형성하기 위한 방법에 관한 것이다. 상기 방법은 기판 표면상에 열 산화물층을 성장시키는 단계, 및 열 산화물층 위에 마스킹층을 제공하여 구조화하는 단계를 포함한다. 그리고 나서, 구조화된 마스킹층을 사용하여 실리콘 기판의 예정된 깊이까지 트렌치가 에칭된다. 트렌치는 기판상에 상기 트렌치를 완전히 채우는데 충분하며 균일한 두께를 가진 컨포멀 커버링 산화물층의 디포짓에 의해 채워진다. 그 다음에, 폴리실리콘층이 커버링 산화물층상에 디포짓되고, 폴리실리콘 재료와 산화물 재료 사이의 높은 선택성(S)을 가진 화학적-기계적 평탄화 방법이 평탄한 표면을 얻기 위해 수행된다. 다음 단계에서, 선행 평탄화 단계에서 형성된 평탄한 표면을 유지하면서, 폴리실리콘 재료와 산화물 재료의 비선택성, 공통 에칭에 의해 상기 층이 제거된다. 상기 에칭 공정은 적어도 트렌치 영역내의 폴리실리콘 재료 전체가 제거될 때까지 수행된다.

Description

실리콘 기판내에 트렌치 구조물을 형성하기 위한 방법 {METHOD FOR MAKING A GROOVE STRUCTURE WITH A SILICIUM SUBSTRATE}
반도체 소자에서 집적 밀도의 증가에 의해, 반도체 기판상의 인접한 액티브 영역의 전기적 절연에 대한 요구도 점점 커진다. 집적 회로를 제조하기 위해 현재 광범위하게 사용되는 LOCOS-기술(Local Oxidation of Silicon)에서는 인접한 MOS 트랜지스터의 전기적 절연이 필드 산화물의 국부적 형성에 의해 이루어진다. 이 방법에서는, 필드 산화물과 게이트 산화물 사이의 전이 영역에 소위 버드 빅(bird beak)이 형성된다. 상기 버드 빅의 단점은 그것의 래터럴 연장으로 인해 액티브 영역에 제공되는 반도체 기판 표면을 감소시키고 그에 따라 0.35㎛ 미만 범위의 구조물에서 많은 어려움을 야기시킨다.
LOCOS 기술에 대한 대안으로서, 트렌치 절연 기술(STI: Shallow Trench Isolation)이 제시된다. 트렌치 절연 기술에서는 좁은 트렌치가 단결정 실리콘 기판내에 에칭된 다음, 절연 물질로 채워진다. 채워진 트렌치는 액티브 영역 사이에서 작은 장소를 필요로 하는 전기적 절연 배리어로 작용한다. 이러한 기술은 인접한 바이폴라 트랜지스터의 전기적 절연 뿐만 아니라 CMOS 회로에서 p-채널 및 n-채널 MOS 트랜지스터의 전기적 절연에도 특히 적합하다. 그러나, 이러한 기술의 사용은 많은 프로세스 비용을 필요로 한다는 단점이 있다.
많은 프로세스 비용의 원인은 이산화실리콘으로 트렌치를 채운 후에, 트렌치 형상이 이산화실리콘층으로 전사(transfer)되므로, 부가의 평탄한 층, 예컨대 포토레지스트 또는 폴리실리콘층이 이산화실리콘상에 제공되어야 하며, 그로 인해 후속해서 층을 평탄하게 제거할 때 상이한 층 재료로 인한 평탄성 문제가 나타난다는 것이다. 이것은 이산화실리콘층의 제거 후에 평탄한 기판 표면을 얻기 위한 부가의 프로세스에 의해 보상되어야 한다.
본 발명은 청구항 제 1항의 전문에 따른 실리콘 기판내에 트렌치 구조물을 형성하기 위한 방법에 관한 것이다.
도 1은 선행 기술에 따른 방법의 단계를 순서대로 나타낸 단면도이고,
도 2는 본 발명에 따른 방법의 제 1 실시예의 단계를 순서대로 나타낸 단면도이며,
도 3은 본 발명에 따른 방법의 제 2 실시예의 단계를 순서대로 나타낸 단면도이고,
도 4는 선택성 산화물 웨트 에칭 후에 본 발명에 따라 형성된 트렌치 프로필을 주사 전자 현미경으로 촬영한 것이다.
본 발명의 목적은 트렌치 구조물을 실리콘 기판에 가급적 간단히 그리고 저렴하게 형성할 수 있는 방법을 제공하는 것이다.
상기 목적은 청구항 제 1항의 특징에 의해 달성된다.
특징 g)에 규정된 에칭 단계의 비선택성에 의해, 선행 화학적-기계적 폴리싱 단계(CMP: Chemical-Mechanical-Polishing)에서 특징 f)에 따라 형성된 평탄성이 폴리실리콘 재료 및 산화물 재료의 공통 에칭시, 폴리실리콘 재료 전체가 제거될 때까지 유지된다. 이로 인해, 단 하나의 저렴한 에칭 단계에 의해 폴리실리콘 재료 및 산화물 재료의 공통 제거가 가능해진다. 부가의 폴리싱 단계는 일반적으로 더 이상 필요없다. 또한, 이러한 조치는 이전에 디포짓된 커버링 산화물층의 두께가 소정 잔류 층 두께로부터 트렌치 깊이를 뺀 값에 상응하면, 실리콘 위에 규정된 산화물 잔류층 두께의 세팅을 가능하게 한다.
비선택성 에칭 단계는 바람직하게는 플라즈마 에칭 단계이며, 에칭 가스로는 NF3/N2/CHF3-가스가 사용된다.
바람직하게는 비선택성 에칭 단계 후에, 산화물 재료를 제거하기 위한 선택성 에칭 단계가 수행될 수 있다. 이것은 트렌치내에 있는 산화물의 에칭에 의해 실리콘 기판의 표면과 트렌치 산화물의 표면 사이에 예정된 간격을 세팅할 수 있게 한다. 상기 선택성 에칭 단계는 트렌치 외부의 산화물 재료를 제거하기 위해서도 사용될 수 있다.
기본적으로, 본 발명에 따른 방법에서는 실리콘 질화물층을 열 산화물층상에 제공할 필요가 없는데, 그 이유는 선행기술에서 CMP-단계에 사용된, 실리콘 질화물층의 스톱 작용이 여기서는 필요하지 않기 때문이다. 그러나, 다른 이유로, 예컨대 트렌치 에칭동안 마스킹층으로 사용하기 위해, 실리콘 질화물층을 제공하는 것이 바람직할 수 있다.
본 발명의 바람직한 실시예는 종속항에 제시된다.
이하, 첨부한 도면을 참고로 본 발명의 실시예를 구체적으로 설명한다.
도 1은 트렌치 구조물을 형성하기 위한 공지된 방법의 단계를 나타낸다. 먼저, 실리콘 기판(1)에 얇은 열 산화물층(SiO2)(2) 및 그 위에 놓인 두꺼운 질화물층(Si3N4)(3)이 성장된다(단계 1). 산화물층(2) 및 질화물층(3)의 구조화 후에, 에칭 공정에 의해 규정된 깊이의 트렌치(4) 및 (5)가 실리콘 기판(1)에 형성된다(단계 2). 그리고 나서, 전체 기판(1)에 도 1에 도시되지 않은 중간 산화물층이 성장된다. 상기 중간 산화물층은 후속해서 기상 증착에 의해 제공된 도핑되지 않은 TEOS 산화물층(6)(TEOS:Tetra-Ethyl-Ortho-Silicate)에 대한 토대로 사용된다(단계 3). 단계 4는 TEOS 산화물층(6)상에 도핑되지 않는 폴리실리콘의 디포짓, 및 후속하는 평탄한 층 표면을 얻기 위한 화학적-기계적 폴리싱 공정(폴리-CMP)을 포함한다. 폴리실리콘층으로부터 도 1에 도시된 폴리실리콘 섬(7), (8)이 남는다. 상기 섬(7), (8)은 후속하는 플라즈마 에칭 단계에서 마스크로 사용됨으로써, TEOS 산화물층(6)의 마스킹되지 않은 TEOS 층 영역(9), (10), (11)이 선택적으로 질화물층(3) 위의 잔류 산화물층(12)까지 에칭된다. 그 다음에 부가의 선택성 프라즈마 에칭 단계에 의해, 폴리실리콘 섬(7), (8)이 TEOS 산화물층(6)의 남아 있는 구조물(13), (14)로부터 제거된다(단계 5). 그리고 나서, 남아있는 산화물 구조물(13), (14)의 평탄화가 화학적-기계적 폴리싱 공정(산화물-CMP)에 의해 이루어진다. 상기 평탄화 공정시 질화물층(3)이 스톱층으로 사용된다. 산화물이 질화물층(3)으로부터 완전히 제거되기 위해서, 상기 단계에서 질화물층(3)의 일부가 제거되어야 한다. 이 때, 질화물층(3)은 산화물-CMP 공정(선택성 ~ 1:4) 동안 그것의 상대적으로 약한 스톱 작용으로 인해 비교적 큰 두께(약 150nm)를 가져야 한다(단계 6). 마지막 단계에서, 잔류 질화물층(3')이 선택적으로 부가의 에칭 단계에 의해 완전히 제거됨으로써, 기판(1)의 표면에 있는 얇은 산화물층(2)이 노출된다(단계 7).
도 2는 본 발명에 따른 방법의 제 1 실시예를 나타낸다. 여기서, 도 1에서와 동일한 소자는 동일한 도면 부호를 갖는다.
먼저, 실리콘 기판(1)에 얇은 열 이산화실리콘층(2) 및 그위에 놓인, 두꺼운 질화물층(3)이 제공된다(단계 1'). 그리고 나서, 도시되지 않은 방식으로 산화물층(2), 질화물층(3) 및 경우에 따라 그 위에 놓인, 마스킹 층으로 사용되는 부가의 레지스트층이 구조화되고, 실리콘 기판(1)내로 일정한 깊이로 플라즈마 에칭이 이루어진다(단계 2'). 그리고 나서, 단계(3')에서 TEOS-이산화실리콘층(6)이 제공되는데, 이 때 도 1의 단계 3에 대한 설명에 따라 경우에 따라 얇은 중간 산화물층이 먼저 제공된다. 디포짓된 TEOS-산화물층(6)은 일치하는 두께를 갖는다. 즉, 좁은 트렌치 영역에서도 기판(1)의 에칭되지 않은 영역 위의 층 두께에 대략 상응하는 층두께가 얻어진다. 이 경우, 트렌치 에칭에 의해 형성된 토포그래피가 상부로 전사된다.
후속해서, 도핑되지 않은 폴리실리콘으로 이루어진 층이 TEOS-산화물층(6)상에 디포짓되고, TEOS 산화물층(6)까지 폴리실리콘의 화학적 기계적 폴리싱(폴리-CMP)에 의해 제거된다. 이 경우, 폴리실리콘과 이산화실리콘 사이의 폴리-CMP 공정의 매우 양호한 선택성이 이용된다. 상기 선택성은 대략 100:1이다. 따라서, 폴리싱 단계가 정확히 산화물상에서 끝나고 평탄한 표면을 제공한다. 모든 돌출한 폴리실리콘이 제거됨으로써, 폴리실리콘 섬(7), (8)만이 남는다(단계 4')
이 실시예에서 기판내의 트렌치(4, 5)의 깊이는 약 400nm 이고, 질화물층(3)의 두께는 약 150nm 이므로, 약 550nm 의 트렌치 바닥과 질화물층(3)의 표면 사이의 간격이 주어진다.
트렌치의 "오버필(overfill)"이 요구되면, 에칭되지 않은, 액티브 기판 영역 위에서 측정된, TEOS-산화물층(6)의 두께가 트렌치 깊이 보다 클 수 있다(예컨대, 트렌치 깊이의 약 120%). 그러나, 디포짓된 TEOS-산화물층(6)의 부합성(conformity)으로 인해, TEOS 산화물층 두께가 트렌치 깊이에 상응한다.
본 발명의 실시예에서는 후속해서 비선택성 NF3/N2/CHF3-플라즈마 에칭 단계가 산화물 및 폴리실리콘에 대해 거의 동일한 에칭율로 수행된다. 본 실시예에서, 에칭 공정은 800 와트의 고주파 출력에서 부가의 자기장 없이 20℃의 온도에서 수행된다. 용기 압력은 약 6 Pa이고, 89.5%(%는 부피 %로 표시됨) N2, 2.6% CHF3및 7.9% NF3의 조성을 가진 에칭 가스가 사용된다. 이 경우, 산화물과 폴리실리콘 사이의 선택성은 1.04:1이다.
본 발명은 플라즈마 에칭 단계에 국한되지 않으며, 층 제거시 평탄한 표면의 유지가 보장되기에 충분한 적은 선택성을 갖는다면, 임의의 에칭 방법이 사용될 수 있다. 사용될 에칭 가스의 다른 성분 및 조성도 가능하다.
질화물층(3) 위의 산화물 재료 전체가 제거되고 -도 2의 단계 5'에서와 같이- 기판(1) 위에 하나의 평탄한 산화물/질화물 표면(15, 16; 3)이 주어진다면, 비선택성 에칭 단계가 수행될 수 있다. 다른 한편으로는 도시되지 않은 방식으로, 질화물층(3)의 상부에서 이미 폴리실리콘 섬(7), (8)의 완전한 제거가 이루어지면, 질화물층(3)에 도달하기 전에 비선택성 에칭 단계를 중단하는 것도 가능하다. 이 경우, 실리콘 기판(1)의 액티브 영역 위에 평탄한 표면 및 규정된 두께를 가진 잔류 산화물층이 형성된다.
또다른 실시예에서는 비선택성 플라즈마 에칭 단계에 후속해서, 산화물을 제거하기 위한 선택성 에칭 단계가 수행된다. 선택성 에칭 단계는 한편으로는 실리콘 기판(1) 위에 경우에 따라 존재하는 잔류 산화물층의 제거를 가능하게 하고 다른 한편으로는 에칭되지 않은 영역내의 기판(1)의 표면(17)과 트렌치 산화물(15), (16)의 표면(18), (19) 사이의 규정된 간격을 세팅하기 위한 트렌치 산화물(15), (16)의 선택성 에칭을 가능하게 한다. 이것에는 양호한 선택성, 에칭된 표면의 적은 손상 및 높은 균일성으로 인해 특히 웨트 에칭 단계가 적합하다.
전술한 실시예에 따라 선택성 에칭 단계 전에 수행될 수도 있는, 질화물층(3)의 제거 후에, 도 2의 단계 6'에서 나타나는 전체적으로 평탄한 기판 표면을 가진 기판(1)의 트렌치 프로필이 주어진다.
도 3은 본 발명에 따른 방법의 제 2 실시예의 단계 1" 내지 5"를 나타낸다. 도 2에 따른 제 1 실시예에서와 같이, 세척 및 준비 단계 및 경우에 따라 다른 부가의 조치는 도시되지 않았다. 제 2 실시예는 질화물층(3)이 생략된다는 점만이 제 1 실시예와 다르다. 본 발명에 따라 제공된 비선택성 플라즈마 에칭 단계(단계 5' 또는 5")에서는 산화물 폴리싱 공정(단계 6)과 관련한 도 1에 따른 공지된 방법에서 필요한 질화물층의 스톱 기능이 필요 없기 때문에, 이것이 가능하다.
제 2 실시예는 질화물층(3)의 생략에 의해 이것을 위해 필요한 층 디포짓 및 층 제거 단계가 필요 없고 트렌치 에칭시 에스팩트 비(트렌치 깊이 대 트렌치 폭의 비율)가 작아지며 필요한 TEOS-산화물층 두께가 감소될 수 있다는 장점을 갖는다. 후술한 장점은 질화물층(3)의 두께가 적합한 방식으로 감소되면, 질화물층(3)을 가진 제 1 실시예에서도 얻어질 수 있다.
표 1에는 폴리싱 방법(폴리-CMP) 및 비선택성 플라즈마 에칭 방법에서 얻어지는 선택성(S) 및 표면 균일성(GM)의 전형적인 값이 제시된다.
GM:산화물 제거 GM:폴리 제거 GM;질화물 제거 S:산화물:폴리 S:산화물:질화물
플라즈마 에칭 3.40% 1.43% 1.36% 1.04 0.99
폴리-CMP 5.00% 2.50% 5.00% 1.01 4.00
상기 값은 비선택성 플라즈마 에칭 방법이 폴리-CMP 방법 보다 처리된 표면의 양호한 균일성을 제공하므로 폴리-CMP-방법에서 얻어진 균일성이 저하되지 않는다는 것을 명확히 한다. 선택성에 대한 값은 비선택성 플라즈마 에칭 방법에서 대략 1 이고, 평탄성을 유지하면서 균일한 층 제거를 위해 충분하다.
도 4는 본 발명에 따른 비선택성 산화물-폴리실리콘 플라즈마 에칭 후에 얇은 열 산화물층(2) 및 CVD-질화물층(3)을 가진 기판(1)에서 트렌치를 주사 전자 현미경으로 촬영한 것이다. 두 층의 총 두께는 약 37nm 이다. 질화물층의 두께는 약 32nm 이다. 기판이 본 발명에 따른 비선택성 에칭 단계 후에 전술한 선택성 산화물 웨트 에칭되었기 때문에, 트렌치 산화물의 표면 레벨이 기판을 커버링하는 질화물층(3)의 표면 레벨 미만으로 가라 않는다. 따라서, 트렌치 깊이는 696nm 인 한편, 트렌치 바닥과 트렌치 산화물 표면 사이의 간격은 644nm 이다.

Claims (10)

  1. 기판의 제 1 영역을 기판의 제 2 영역으로부터 전기적으로 절연시키는 트렌치 구조물을 실리콘 기판에 형성하기 위한 방법에 있어서,
    a) 기판 표면상에 열 산화물층(2)을 성장시키는 단계,
    b) 열 산화물층(2) 위에 마스킹층을 제공하여 구조화하는 단계,
    c) 구조화된 마스킹층을 사용하여 실리콘 기판(1)의 예정된 깊이까지 트렌치(4, 5)를 에칭하는 단계,
    d) 트렌치(4, 5)를 완전히 채우는데 충분하며 균일한 두께를 가진 컨포멀 커버링 산화물층(6)을 디포짓하는 단계,
    e) 커버링 산화물층(6)상에 적어도 트렌치 깊이에 상응하는 두께를 가진 폴리실리콘층을 디포짓하는 단계,
    f) 폴리실리콘층의 폴리실리콘 재료(7, 8)와 커버링 산화물층(6)의 산화물 재료 사이의 높은 선택성으로 커버링 산화물층(6)의 표면 높이 까지 폴리실리콘층을 화학적-기계적 폴리싱하는 단계, 및
    g) 단계 f)에서 형성된 평탄한 표면을 유지하면서, 트렌치(4, 5)의 영역에서 적어도 폴리실리콘층의 폴리실리콘 재료(7, 8) 전체가 제거될 때까지, 폴리실리콘층의 폴리실리콘 재료(7, 8)와 커버링 산화물층(6)의 산화물 재료의 비선택성, 공통 에칭을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서, 비선택성 에칭 단계가 플라즈마 에칭 단계, 특히 반응성 이온 에칭(RIE) 단계인 것을 특징으로 하는 방법.
  3. 제 1항 또는 2항에 있어서, 비선택성 에칭 단계에서 NF3/N2/CHF3-가스가 에칭 가스로 사용되는 것을 특징으로 하는 방법.
  4. 상기 항들 중 어느 한 항에 있어서, 단계 d)에서 디포짓된 커버링 산화물층(6)의 두께가 트렌치의 깊이 보다 크며, 단계 g)의 에칭 공정이 폴리실리콘층(6)의 폴리실리콘 재료(7, 8) 전체를 제거한 후에, 커버링 산화물층(6)의 나머지 부분이 에칭되지 않은 기판 표면에 걸쳐 예정된 두께를 가질 때까지 연속되는 것을 특징으로 하는 방법.
  5. 상기 항들 중 어느 한 항에 있어서, 단계 a) 후에 실리콘 질화물층(3)이 열 산화물층(2)상에 제공되는 것을 특징으로 하는 방법.
  6. 상기 항들 중 어느 한 항에 있어서, 비선택성 에칭 단계 g)가 0.95 내지 1.05 범위의 산화물 재료와 폴리실리콘 재료 사이의 선택성을 갖는 것을 특징으로 하는 방법.
  7. 상기 항들 중 어느 한 항에 있어서, 단계 g) 후에 산화물 재료의 제거를 위한 선택성 웨트 에칭 단계가 수행되는 것을 특징으로 하는 방법.
  8. 제 7항에 있어서, 트렌치(4, 5)내의 산화물 재료의 표면(18, 19)과 실리콘 기판(1)의 표면(17) 사이에 예정된 간격이 세팅될 수 있도록, 선택성 웨트 에칭 단계가 제어되는 것을 특징으로 하는 방법.
  9. 상기 항들 중 어느 한 항에 있어서, 단계 c)와 d) 사이에서 얇은 산화물층이 기판(1)상에 성장되는 것을 특징으로 하는 방법.
  10. 상기 항들 중 어느 한 항에 있어서, 커버링 산화물층(6)이 TEOS-기상증착에 의해 증착되는 것을 특징으로 하는 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100672A (ja) * 2000-09-21 2002-04-05 Nec Corp 素子分離用トレンチの形成方法
US7026172B2 (en) * 2001-10-22 2006-04-11 Promos Technologies, Inc. Reduced thickness variation in a material layer deposited in narrow and wide integrated circuit trenches
US6649460B2 (en) * 2001-10-25 2003-11-18 International Business Machines Corporation Fabricating a substantially self-aligned MOSFET
CN100352033C (zh) * 2003-04-22 2007-11-28 旺宏电子股份有限公司 浅槽隔离层的制作方法
US7339253B2 (en) * 2004-08-16 2008-03-04 Taiwan Semiconductor Manufacturing Company Retrograde trench isolation structures
US8012847B2 (en) * 2005-04-01 2011-09-06 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry
US7998809B2 (en) * 2006-05-15 2011-08-16 Micron Technology, Inc. Method for forming a floating gate using chemical mechanical planarization
US8120094B2 (en) 2007-08-14 2012-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench isolation with improved structure and method of forming
US8119489B2 (en) * 2008-03-28 2012-02-21 United Microelectronics Corp. Method of forming a shallow trench isolation structure having a polysilicon capping layer
US8105956B2 (en) 2009-10-20 2012-01-31 Micron Technology, Inc. Methods of forming silicon oxides and methods of forming interlevel dielectrics
US8598040B2 (en) * 2011-09-06 2013-12-03 Lam Research Corporation ETCH process for 3D flash structures
CN109817521B (zh) * 2017-11-21 2022-04-12 联华电子股份有限公司 用来改善平坦化负载效应的半导体制作工艺

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4226665A (en) * 1978-07-31 1980-10-07 Bell Telephone Laboratories, Incorporated Device fabrication by plasma etching
US4671970A (en) * 1986-02-05 1987-06-09 Ncr Corporation Trench filling and planarization process
US4962064A (en) * 1988-05-12 1990-10-09 Advanced Micro Devices, Inc. Method of planarization of topologies in integrated circuit structures
JP3092185B2 (ja) * 1990-07-30 2000-09-25 セイコーエプソン株式会社 半導体装置の製造方法
JP2687948B2 (ja) 1995-10-05 1997-12-08 日本電気株式会社 半導体装置の製造方法
US5874345A (en) * 1996-11-18 1999-02-23 International Business Machines Corporation Method for planarizing TEOS SiO2 filled shallow isolation trenches
US5817567A (en) * 1997-04-07 1998-10-06 Taiwan Semiconductor Manufacturing Company Ltd. Shallow trench isolation method
US6071817A (en) * 1998-03-23 2000-06-06 Lsi Logic Corporation Isolation method utilizing a high pressure oxidation
US6004863A (en) * 1998-05-06 1999-12-21 Taiwan Semiconductor Manufacturing Company Non-polishing sacrificial layer etchback planarizing method for forming a planarized aperture fill layer
US6277707B1 (en) * 1998-12-16 2001-08-21 Lsi Logic Corporation Method of manufacturing semiconductor device having a recessed gate structure
US6261923B1 (en) * 1999-01-04 2001-07-17 Vanguard International Semiconductor Corporation Method to solve the dishing issue in CMP planarization by using a nitride hard mask for local inverse etchback and CMP
US6100163A (en) * 1999-01-07 2000-08-08 Taiwan Semiconductor Manufacturing Company Gap filling of shallow trench isolation by ozone-tetraethoxysilane
US6207532B1 (en) * 1999-09-30 2001-03-27 Taiwan Semiconductor Manufacturing Company STI process for improving isolation for deep sub-micron application

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