JP2002100672A - 素子分離用トレンチの形成方法 - Google Patents
素子分離用トレンチの形成方法Info
- Publication number
- JP2002100672A JP2002100672A JP2000286328A JP2000286328A JP2002100672A JP 2002100672 A JP2002100672 A JP 2002100672A JP 2000286328 A JP2000286328 A JP 2000286328A JP 2000286328 A JP2000286328 A JP 2000286328A JP 2002100672 A JP2002100672 A JP 2002100672A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- nsg
- bpsg
- film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
Abstract
(57)【要約】
【課題】 半導体集積回路の素子分離用トレンチを形成
する際に、トレンチ内をボイドを発生させることなく絶
縁物で充填し、同時にトレンチ上に形成される凹部を平
坦化することが可能なトレンチの形成方法を提供する。 【解決手段】 埋め込み絶縁膜３を有するＳＯＩ基板１
０の半導体層１の所要箇所に埋め込み絶縁層３に達する
トレンチ５を形成した後、全面にＮＳＧ膜６を形成して
トレンチ５をＮＳＧ膜６で完全に埋め込み、さらにＮＳ
Ｇ膜６上にＢＰＳＧ膜７を成長し、熱処理によりＢＰＳ
Ｇ膜７の表面を平坦化し、続いてＢＰＳＧ膜７およびＮ
ＳＧ膜６の表面を所定の厚さになるまでエッチバックし
平坦な表面とする。ＮＳＧは表面マイグレーションが大
きく被覆性が良いため、トレンチ５内をボイドを発生さ
せることなく充填することができる。また、ＢＰＳＧは
熱処理により流動性をもつため、トレンチ５上のＮＳＧ
膜６の表面に形成される窪みを平坦化することができ
る。従って本発明によれば、素子分離用のトレンチを酸
化物で充填し、かつ、その表面を平坦に仕上げることが
可能となる。
する際に、トレンチ内をボイドを発生させることなく絶
縁物で充填し、同時にトレンチ上に形成される凹部を平
坦化することが可能なトレンチの形成方法を提供する。 【解決手段】 埋め込み絶縁膜３を有するＳＯＩ基板１
０の半導体層１の所要箇所に埋め込み絶縁層３に達する
トレンチ５を形成した後、全面にＮＳＧ膜６を形成して
トレンチ５をＮＳＧ膜６で完全に埋め込み、さらにＮＳ
Ｇ膜６上にＢＰＳＧ膜７を成長し、熱処理によりＢＰＳ
Ｇ膜７の表面を平坦化し、続いてＢＰＳＧ膜７およびＮ
ＳＧ膜６の表面を所定の厚さになるまでエッチバックし
平坦な表面とする。ＮＳＧは表面マイグレーションが大
きく被覆性が良いため、トレンチ５内をボイドを発生さ
せることなく充填することができる。また、ＢＰＳＧは
熱処理により流動性をもつため、トレンチ５上のＮＳＧ
膜６の表面に形成される窪みを平坦化することができ
る。従って本発明によれば、素子分離用のトレンチを酸
化物で充填し、かつ、その表面を平坦に仕上げることが
可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に半導体集積回路に形成される素子間を絶縁分離
するための素子分離用トレンチの形成方法に関するもの
である。
し、特に半導体集積回路に形成される素子間を絶縁分離
するための素子分離用トレンチの形成方法に関するもの
である。
【０００２】
【従来の技術】半導体集積回路、なかでも高耐圧の半導
体集積回路では、半導体基板に形成される各素子の互い
の影響を防ぐために、素子間を絶縁物により分離するこ
とが重要な要素の一つとなっている。この目的のため
に、半導体基板としてシリコン層間に埋め込み絶縁層を
有するＳＯＩ（Silicon On Insulator）基板を用い、素
子形成をするシリコン層であるＳＯＩ層に前記埋め込み
絶縁層にまで達するトレンチ（溝）を形成し、このトレ
ンチを絶縁物で充填することにより、素子分離絶縁膜と
して機能する素子分離トレンチを形成するという技術が
採用されている。特に、高耐圧半導体集積回路では、そ
の素子構造が深さ数μｍに及ぶため、ＳＯＩ層の厚さお
よびトレンチの深さは、数μｍ〜１０μｍ必要となる。
体集積回路では、半導体基板に形成される各素子の互い
の影響を防ぐために、素子間を絶縁物により分離するこ
とが重要な要素の一つとなっている。この目的のため
に、半導体基板としてシリコン層間に埋め込み絶縁層を
有するＳＯＩ（Silicon On Insulator）基板を用い、素
子形成をするシリコン層であるＳＯＩ層に前記埋め込み
絶縁層にまで達するトレンチ（溝）を形成し、このトレ
ンチを絶縁物で充填することにより、素子分離絶縁膜と
して機能する素子分離トレンチを形成するという技術が
採用されている。特に、高耐圧半導体集積回路では、そ
の素子構造が深さ数μｍに及ぶため、ＳＯＩ層の厚さお
よびトレンチの深さは、数μｍ〜１０μｍ必要となる。
【０００３】このような素子分離トレンチにおいては、
前記したようにトレンチ内に絶縁物を充填する工程が必
要であるが、このような絶縁物の充填を行う第１の従来
技術として、例えば特開平８−２３０２７号公報では、
ＳＯＩ構造の半導体装置において、トレンチにＴＥＯＳ
（Tetra Etyl Ortho Silicate ）−ＳｉＯ2 を充填して
素子分離を行う技術が開示されている。この技術を用い
た素子分離用トレンチの形成方法は、図４にその概念工
程を示すように、まず図４（ａ）に示すように、第一シ
リコン基板１１と第二シリコン基板１２の間に、埋め込
み絶縁膜１３を有するＳＯＩ基板２０を形成した後、前
記第一シリコン基板１１の表面に熱酸化により表面絶縁
膜１４を形成する。次に、図４（ｂ）に示すように、フ
ォトリソグラフィ技術によってパターニングを行った上
で、異方性エッチングにより前記表面絶縁膜４を部分的
に除去し、第一シリコン基板１１の表面を露出させる。
そして、反応性イオンエッチング（ＲＩＥ）法等により
第一シリコン基板１１をエッチングし、埋め込み絶縁膜
１３に達するトレンチ１５を形成する。次に、図４
（ｃ）に示すように、ＴＥＯＳガスを用いてＣＶＤ法に
よりＴＥＯＳ−ＳｉＯ2膜１６をトレンチ１５の内部お
よび表面絶縁膜１４の表面に形成する。トレンチ１５が
充填されるような充分な厚さになるまで形成した後、図
４（ｄ）に示すように、ＴＥＯＳ−ＳｉＯ2 膜１６を、
次工程で必要とする厚さＺになるまでエッチバックす
る。この時、次工程に表面絶縁膜１４の表面上のＴＥＯ
Ｓ−ＳｉＯ2膜１６が必要でない場合は、表面絶縁膜１
４が露出するまで、また表面絶縁膜１４も必要でない場
合は、第一シリコン基板１１の表面が露出するまで、エ
ッチバックする。
前記したようにトレンチ内に絶縁物を充填する工程が必
要であるが、このような絶縁物の充填を行う第１の従来
技術として、例えば特開平８−２３０２７号公報では、
ＳＯＩ構造の半導体装置において、トレンチにＴＥＯＳ
（Tetra Etyl Ortho Silicate ）−ＳｉＯ2 を充填して
素子分離を行う技術が開示されている。この技術を用い
た素子分離用トレンチの形成方法は、図４にその概念工
程を示すように、まず図４（ａ）に示すように、第一シ
リコン基板１１と第二シリコン基板１２の間に、埋め込
み絶縁膜１３を有するＳＯＩ基板２０を形成した後、前
記第一シリコン基板１１の表面に熱酸化により表面絶縁
膜１４を形成する。次に、図４（ｂ）に示すように、フ
ォトリソグラフィ技術によってパターニングを行った上
で、異方性エッチングにより前記表面絶縁膜４を部分的
に除去し、第一シリコン基板１１の表面を露出させる。
そして、反応性イオンエッチング（ＲＩＥ）法等により
第一シリコン基板１１をエッチングし、埋め込み絶縁膜
１３に達するトレンチ１５を形成する。次に、図４
（ｃ）に示すように、ＴＥＯＳガスを用いてＣＶＤ法に
よりＴＥＯＳ−ＳｉＯ2膜１６をトレンチ１５の内部お
よび表面絶縁膜１４の表面に形成する。トレンチ１５が
充填されるような充分な厚さになるまで形成した後、図
４（ｄ）に示すように、ＴＥＯＳ−ＳｉＯ2 膜１６を、
次工程で必要とする厚さＺになるまでエッチバックす
る。この時、次工程に表面絶縁膜１４の表面上のＴＥＯ
Ｓ−ＳｉＯ2膜１６が必要でない場合は、表面絶縁膜１
４が露出するまで、また表面絶縁膜１４も必要でない場
合は、第一シリコン基板１１の表面が露出するまで、エ
ッチバックする。
【０００４】一方、特開平７−２７３１８２号公報に
は、トレンチにＴＥＯＳ−ＢＰＳＧ（Boron-Phosphor S
ilicate Glass)を充填し素子分離を行う第２の従来技術
が開示されている。この第２の従来技術は、図５に概念
を示すように、先ず、図５（ａ）のように、第一シリコ
ン基板１１、第二シリコン基板１２、埋め込み絶縁膜１
３で構成されるＳＯＩ基板２０を用意する。このＳＯＩ
基板２０は、前記した図４（ａ），（ｂ）と同様に製造
される。次いで、図５（ｂ）に示すように、ＴＥＯＳガ
スを用いてＣＶＤ法によりＴＥＯＳ−ＢＰＳＧ膜１７を
トレンチ１５の内部および表面絶縁膜１４の表面上に形
成する。このとき、トレンチ１５の上部のＢＰＳＧ膜１
７には、ＴＥＯＳ−ＳｉＯ2 の場合と同様にＶ形状の表
面窪みができる。また、トレンチ１５内にはボイド１９
が形成される場合がある。次に、図５（ｃ）に示すよう
に、９００℃程度で熱処理を行うことにより、ＴＥＯＳ
−ＢＰＳＧ膜１７の表面の窪みを緩和する。これは熱処
理により、ＴＥＯＳ−ＢＰＳＧは流動性を持つためであ
り、良く用いられる手法である。この時、ボイド１９の
形状もわずかに変化するが消滅には至らない。次に、図
５（ｄ）に示すように、ＴＥＯＳ−ＢＰＳＧ膜１７を、
次工程で必要とする厚さＺになるまでエッチバックす
る。
は、トレンチにＴＥＯＳ−ＢＰＳＧ（Boron-Phosphor S
ilicate Glass)を充填し素子分離を行う第２の従来技術
が開示されている。この第２の従来技術は、図５に概念
を示すように、先ず、図５（ａ）のように、第一シリコ
ン基板１１、第二シリコン基板１２、埋め込み絶縁膜１
３で構成されるＳＯＩ基板２０を用意する。このＳＯＩ
基板２０は、前記した図４（ａ），（ｂ）と同様に製造
される。次いで、図５（ｂ）に示すように、ＴＥＯＳガ
スを用いてＣＶＤ法によりＴＥＯＳ−ＢＰＳＧ膜１７を
トレンチ１５の内部および表面絶縁膜１４の表面上に形
成する。このとき、トレンチ１５の上部のＢＰＳＧ膜１
７には、ＴＥＯＳ−ＳｉＯ2 の場合と同様にＶ形状の表
面窪みができる。また、トレンチ１５内にはボイド１９
が形成される場合がある。次に、図５（ｃ）に示すよう
に、９００℃程度で熱処理を行うことにより、ＴＥＯＳ
−ＢＰＳＧ膜１７の表面の窪みを緩和する。これは熱処
理により、ＴＥＯＳ−ＢＰＳＧは流動性を持つためであ
り、良く用いられる手法である。この時、ボイド１９の
形状もわずかに変化するが消滅には至らない。次に、図
５（ｄ）に示すように、ＴＥＯＳ−ＢＰＳＧ膜１７を、
次工程で必要とする厚さＺになるまでエッチバックす
る。
【０００５】
【発明が解決しようとする課題】図４に示した第１の従
来技術では、トレンチ１５の内部に充填したＴＥＯＳ−
ＳｉＯ2 膜１６は、前記したようにＴＥＯＳガスを用い
てＣＶＤ法により成長しており、通常この種のＳｉＯ2
膜は表面マイグレーションが大きく被覆性、いわゆる表
面カバレッジ性が良いため、トレンチ１５の底部および
側壁には平坦な表面絶縁膜１４の表面に堆積する厚さと
ほぼ同等な厚さでＳｉＯ2 膜が形成される。したがっ
て、トレンチ１５の上部のＴＥＯＳ−ＳｉＯ2 膜１６に
は、図４（ｃ）に示したように、トレンチ１５の形状を
反映したＶ形状の表面窪みができる。この表面窪みは図
４（ｄ）のように、エッチバック後もある程度残るた
め、ＴＥＯＳ−ＳｉＯ2 膜１６の表面を完全な平坦面に
仕上げることは困難である。この窪みは次工程で金属配
線を形成する際に、エッチングで除去しきれず、金属残
りを発生させる場合があり、配線間ショートをもたらす
という問題点がある。なお、本発明の検討によれば、窪
みのテーパ角が２０度よりも大きくなると、前記した金
属残りが発生し易いものになる。
来技術では、トレンチ１５の内部に充填したＴＥＯＳ−
ＳｉＯ2 膜１６は、前記したようにＴＥＯＳガスを用い
てＣＶＤ法により成長しており、通常この種のＳｉＯ2
膜は表面マイグレーションが大きく被覆性、いわゆる表
面カバレッジ性が良いため、トレンチ１５の底部および
側壁には平坦な表面絶縁膜１４の表面に堆積する厚さと
ほぼ同等な厚さでＳｉＯ2 膜が形成される。したがっ
て、トレンチ１５の上部のＴＥＯＳ−ＳｉＯ2 膜１６に
は、図４（ｃ）に示したように、トレンチ１５の形状を
反映したＶ形状の表面窪みができる。この表面窪みは図
４（ｄ）のように、エッチバック後もある程度残るた
め、ＴＥＯＳ−ＳｉＯ2 膜１６の表面を完全な平坦面に
仕上げることは困難である。この窪みは次工程で金属配
線を形成する際に、エッチングで除去しきれず、金属残
りを発生させる場合があり、配線間ショートをもたらす
という問題点がある。なお、本発明の検討によれば、窪
みのテーパ角が２０度よりも大きくなると、前記した金
属残りが発生し易いものになる。
【０００６】また、図５に示した第２の従来技術では、
ＴＥＯＳガスを用いてＣＶＤ法により成長したＢＰＳＧ
を用いているが、この種のＢＰＳＧはＴＥＯＳ−ＳｉＯ
2 に比べて表面マイグレーションが小さく、表面カバレ
ッジ性が低いため、トレンチ１５の開口縁での膜厚が厚
くなり、その結果としてトレンチ１５内にボイド１９が
形成される場合があり、このボイド１９は程度により素
子分離不良が生じる要因になるという問題点がある。ま
た、このボイド内の残留ガスが、後工程の熱処理により
体積膨張を起こし、最悪時は素子分離用トレンチ部に破
壊が起こるという懸念がある。
ＴＥＯＳガスを用いてＣＶＤ法により成長したＢＰＳＧ
を用いているが、この種のＢＰＳＧはＴＥＯＳ−ＳｉＯ
2 に比べて表面マイグレーションが小さく、表面カバレ
ッジ性が低いため、トレンチ１５の開口縁での膜厚が厚
くなり、その結果としてトレンチ１５内にボイド１９が
形成される場合があり、このボイド１９は程度により素
子分離不良が生じる要因になるという問題点がある。ま
た、このボイド内の残留ガスが、後工程の熱処理により
体積膨張を起こし、最悪時は素子分離用トレンチ部に破
壊が起こるという懸念がある。
【０００７】本発明の主な目的は、高耐圧ＩＣの素子分
離用トレンチを形成する際に、トレンチ内をボイドを発
生させることなく絶縁物で充填し、同時にトレンチ上に
形成される凹部を平坦化することが可能なトレンチの形
成方法を提供するものである。
離用トレンチを形成する際に、トレンチ内をボイドを発
生させることなく絶縁物で充填し、同時にトレンチ上に
形成される凹部を平坦化することが可能なトレンチの形
成方法を提供するものである。
【０００８】
【課題を解決するための手段】本発明は、半導体基板に
素子分離用トレンチを有する半導体集積回路の製造方法
において、前記半導体基板の所要箇所にトレンチを形成
する工程と、前記トレンチに表面マイグレーションの大
きな第１の絶縁材、例えばＮＳＧを充填し、前記トレン
チ内を前記ＮＳＧで完全に埋め込む工程と、前記ＮＳＧ
上に熱流動性の高い第２の絶縁材、例えばＢＰＳＧを成
長する工程と、前記ＢＰＳＧ、または前記ＢＰＳＧと前
記ＮＳＧの表面を所定の厚さになるまでエッチバックし
平坦な表面とする工程とを含むことを特徴とする。
素子分離用トレンチを有する半導体集積回路の製造方法
において、前記半導体基板の所要箇所にトレンチを形成
する工程と、前記トレンチに表面マイグレーションの大
きな第１の絶縁材、例えばＮＳＧを充填し、前記トレン
チ内を前記ＮＳＧで完全に埋め込む工程と、前記ＮＳＧ
上に熱流動性の高い第２の絶縁材、例えばＢＰＳＧを成
長する工程と、前記ＢＰＳＧ、または前記ＢＰＳＧと前
記ＮＳＧの表面を所定の厚さになるまでエッチバックし
平坦な表面とする工程とを含むことを特徴とする。
【０００９】また、本発明をＳＯＩ基板を主体に構成す
る半導体集積回路に適用する場合には、本発明は、埋め
込み絶縁層を有するＳＯＩ基板の半導体層の所要箇所に
前記埋め込み絶縁層に達するトレンチを形成する工程
と、前記トレンチにＮＳＧを充填し、前記トレンチ内を
前記ＮＳＧで完全に埋め込む工程と、前記ＮＳＧ上にＢ
ＰＳＧを成長する工程と、熱処理により前記ＢＰＳＧの
表面を平坦化する工程と、前記ＢＰＳＧおよびＮＳＧの
表面を所定の厚さになるまでエッチバックし平坦な表面
とする工程とを含むことを特徴とする。
る半導体集積回路に適用する場合には、本発明は、埋め
込み絶縁層を有するＳＯＩ基板の半導体層の所要箇所に
前記埋め込み絶縁層に達するトレンチを形成する工程
と、前記トレンチにＮＳＧを充填し、前記トレンチ内を
前記ＮＳＧで完全に埋め込む工程と、前記ＮＳＧ上にＢ
ＰＳＧを成長する工程と、熱処理により前記ＢＰＳＧの
表面を平坦化する工程と、前記ＢＰＳＧおよびＮＳＧの
表面を所定の厚さになるまでエッチバックし平坦な表面
とする工程とを含むことを特徴とする。
【００１０】本発明によれば、ＮＳＧは表面マイグレー
ションが大きく被覆性が良いため、トレンチ内をボイド
を発生させることなく充填することができる。また、Ｂ
ＰＳＧは熱処理により流動性をもつため、トレンチ上に
形成される凹部を平坦化することができる。従って本発
明によれば、素子分離用のトレンチを酸化物で充填し、
かつ、その表面を極めて平坦に仕上げることが可能とな
る。すなわち、表面に窪みが残される場合でも、その窪
みのテーパ角が２０度以下の極めて平坦な面に仕上げる
ことが可能となる。
ションが大きく被覆性が良いため、トレンチ内をボイド
を発生させることなく充填することができる。また、Ｂ
ＰＳＧは熱処理により流動性をもつため、トレンチ上に
形成される凹部を平坦化することができる。従って本発
明によれば、素子分離用のトレンチを酸化物で充填し、
かつ、その表面を極めて平坦に仕上げることが可能とな
る。すなわち、表面に窪みが残される場合でも、その窪
みのテーパ角が２０度以下の極めて平坦な面に仕上げる
ことが可能となる。
【００１１】また、本発明は、埋め込み絶縁層を有する
ＳＯＩ基板の半導体層の所要箇所に前記埋め込み絶縁層
に達するトレンチを形成する工程と、前記トレンチにＮ
ＳＧを充填し、前記トレンチ内を前記ＮＳＧで完全に埋
め込む工程と、前記ＮＳＧの表面をエッチバックして平
坦化する工程と、前記ＮＳＧ上にＢＰＳＧを成長する工
程と、熱処理により前記ＢＰＳＧの表面を平坦化する工
程と、前記ＢＰＳＧの表面を所定の厚さになるまでエッ
チバックし平坦な表面とする工程とを含むことを特徴と
する。
ＳＯＩ基板の半導体層の所要箇所に前記埋め込み絶縁層
に達するトレンチを形成する工程と、前記トレンチにＮ
ＳＧを充填し、前記トレンチ内を前記ＮＳＧで完全に埋
め込む工程と、前記ＮＳＧの表面をエッチバックして平
坦化する工程と、前記ＮＳＧ上にＢＰＳＧを成長する工
程と、熱処理により前記ＢＰＳＧの表面を平坦化する工
程と、前記ＢＰＳＧの表面を所定の厚さになるまでエッ
チバックし平坦な表面とする工程とを含むことを特徴と
する。
【００１２】本発明によれば、前記した発明により得ら
れる作用効果に加えて、酸化物のエッチバックの際、異
なる膜質の酸化物をエッチバックするよりも、同一の膜
質の酸化物をエッチバックする方がエッチングレートが
一定し、平坦な面が得られやすいため、素子分離用のト
レンチを酸化物で充填し、かつ、その表面に窪みが残さ
れる場合でも、その窪みのテーパ角が２０度以下の極め
て平坦な面に仕上げることが可能となる。
れる作用効果に加えて、酸化物のエッチバックの際、異
なる膜質の酸化物をエッチバックするよりも、同一の膜
質の酸化物をエッチバックする方がエッチングレートが
一定し、平坦な面が得られやすいため、素子分離用のト
レンチを酸化物で充填し、かつ、その表面に窪みが残さ
れる場合でも、その窪みのテーパ角が２０度以下の極め
て平坦な面に仕上げることが可能となる。
【００１３】ここで、特開平１１−２９７８１５号公報
には、本発明と同様に、トレンチ内に酸化膜とＢＰＳＧ
膜を充填して素子分離用トレンチを形成する技術が記載
されているが、同公報では、酸化膜はトレンチ内を完全
に埋め込む膜厚には形成されておらず、ＢＰＳＧ膜の一
部がトレンチ内に充填される構成となっている。そのた
め、本発明のようなＮＳＧによるトレンチを完全に充填
し、かつその上に形成したＢＰＳＧによるＮＳＧの表面
を、テーパ角が２０度以下となる平坦化を図るという作
用効果を期待することは困難である。
には、本発明と同様に、トレンチ内に酸化膜とＢＰＳＧ
膜を充填して素子分離用トレンチを形成する技術が記載
されているが、同公報では、酸化膜はトレンチ内を完全
に埋め込む膜厚には形成されておらず、ＢＰＳＧ膜の一
部がトレンチ内に充填される構成となっている。そのた
め、本発明のようなＮＳＧによるトレンチを完全に充填
し、かつその上に形成したＢＰＳＧによるＮＳＧの表面
を、テーパ角が２０度以下となる平坦化を図るという作
用効果を期待することは困難である。
【００１４】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は、本発明の第１の実施形態と
しての、素子分離用トレンチの形成方法を示した工程順
断面図である。まず、図１（ａ）に示すような、第一シ
リコン基板１と第二シリコン基板２の間に、埋め込み絶
縁膜３を有するＳＯＩ基板を用意する。ここでは第一シ
リコン基板１の裏面を酸化処理して埋め込み絶縁膜３を
形成し、この埋め込み絶縁膜３の表面に第二シリコン基
板２を貼り合わせる。そして、前記第一シリコン基板１
の表面を平坦に研磨してＳＯＩ基板１０の主面とする。
ここで、第一シリコン基板１は、高耐圧ＩＣを構成する
各素子、例えばＭＯＳＦＥＴやバイポーラトランジスタ
などの構造により、その厚さ、導電型、抵抗率が決定さ
れ、例えば厚さ５μｍ、Ｐ型、抵抗率１０〜２０Ω・ｃ
ｍのものを用いる。また、第二シリコン基板２は、比較
的薄い第一シリコン基板１の支持基板としての役割があ
り、素子構造からの導電型および抵抗率に対する制約は
あまりないが、例えば、厚さ６００〜７００μｍ、Ｐ
型、抵抗率１〜５０Ω・ｃｍのものを用いる。埋め込み
絶縁膜３は、素子分離を達成する目的の他に、素子の高
耐圧化に積極的に利用されることがあり、厚く、絶縁耐
圧が高い程、高耐圧素子の作り込みが容易になるため、
熱酸化により形成されるＳｉＯ2 が一般的で、例えば、
１００Ｖ耐圧のＭＯＳＦＥＴを形成する場合、厚さを１
μｍ程度、２００Ｖ耐圧のＭＯＳＦＥＴを形成する場
合、厚さを２μｍ程度とする。
参照して説明する。図１は、本発明の第１の実施形態と
しての、素子分離用トレンチの形成方法を示した工程順
断面図である。まず、図１（ａ）に示すような、第一シ
リコン基板１と第二シリコン基板２の間に、埋め込み絶
縁膜３を有するＳＯＩ基板を用意する。ここでは第一シ
リコン基板１の裏面を酸化処理して埋め込み絶縁膜３を
形成し、この埋め込み絶縁膜３の表面に第二シリコン基
板２を貼り合わせる。そして、前記第一シリコン基板１
の表面を平坦に研磨してＳＯＩ基板１０の主面とする。
ここで、第一シリコン基板１は、高耐圧ＩＣを構成する
各素子、例えばＭＯＳＦＥＴやバイポーラトランジスタ
などの構造により、その厚さ、導電型、抵抗率が決定さ
れ、例えば厚さ５μｍ、Ｐ型、抵抗率１０〜２０Ω・ｃ
ｍのものを用いる。また、第二シリコン基板２は、比較
的薄い第一シリコン基板１の支持基板としての役割があ
り、素子構造からの導電型および抵抗率に対する制約は
あまりないが、例えば、厚さ６００〜７００μｍ、Ｐ
型、抵抗率１〜５０Ω・ｃｍのものを用いる。埋め込み
絶縁膜３は、素子分離を達成する目的の他に、素子の高
耐圧化に積極的に利用されることがあり、厚く、絶縁耐
圧が高い程、高耐圧素子の作り込みが容易になるため、
熱酸化により形成されるＳｉＯ2 が一般的で、例えば、
１００Ｖ耐圧のＭＯＳＦＥＴを形成する場合、厚さを１
μｍ程度、２００Ｖ耐圧のＭＯＳＦＥＴを形成する場
合、厚さを２μｍ程度とする。
【００１５】次に、図１（ｂ）に示すように、前記第一
シリコン基板１の表面に、熱酸化またはＣＶＤにより、
厚さ０．５μｍ程度のＳｉＯ2 を表面絶縁膜４として形
成する。この表面絶縁膜４はトレンチを形成する際のマ
スク材として使用される。次に、前記表面絶縁膜４上に
フォトレジスト（図示せず）を塗布した後、フォトリソ
グラフィ技術によってパターニングを行い、つづいて異
方性エッチングにより前記表面絶縁物４を所定の平面パ
ターン寸法（同図では幅寸法Ｗが示されている）で部分
的に除去して、図１（ｃ）のように、第一シリコン基板
１の表面を露出させる。続いて、図１（ｄ）に示すよう
に、前記表面絶縁膜４をマスクにして、反応性イオンエ
ッチング（ＲＩＥ）法等により第一シリコン基板１を選
択的にエッチングし、前記埋め込み絶縁膜３に達する深
さのトレンチ５を形成する。前記トレンチ５の傾斜角度
はエッチングガスの組み合わせや流量によりある程度変
えることが可能であるが、形状良く傾斜をつけるのは難
しく、一般的に制御可能な範囲は８０〜９０度程度とな
る。また、前記トレンチ５の開口幅は前記表面絶縁膜４
の開口幅Ｗになり、傾斜角度によって底部の幅が変わる
が、素子分離のために必要な絶縁耐圧を確保できるよう
な幅にする必要があり、例えば１００Ｖ耐圧のＭＯＳＦ
ＥＴを形成する場合には、前記絶縁膜４の開口幅Ｗは１
μｍ〜２μｍ程度とする。
シリコン基板１の表面に、熱酸化またはＣＶＤにより、
厚さ０．５μｍ程度のＳｉＯ2 を表面絶縁膜４として形
成する。この表面絶縁膜４はトレンチを形成する際のマ
スク材として使用される。次に、前記表面絶縁膜４上に
フォトレジスト（図示せず）を塗布した後、フォトリソ
グラフィ技術によってパターニングを行い、つづいて異
方性エッチングにより前記表面絶縁物４を所定の平面パ
ターン寸法（同図では幅寸法Ｗが示されている）で部分
的に除去して、図１（ｃ）のように、第一シリコン基板
１の表面を露出させる。続いて、図１（ｄ）に示すよう
に、前記表面絶縁膜４をマスクにして、反応性イオンエ
ッチング（ＲＩＥ）法等により第一シリコン基板１を選
択的にエッチングし、前記埋め込み絶縁膜３に達する深
さのトレンチ５を形成する。前記トレンチ５の傾斜角度
はエッチングガスの組み合わせや流量によりある程度変
えることが可能であるが、形状良く傾斜をつけるのは難
しく、一般的に制御可能な範囲は８０〜９０度程度とな
る。また、前記トレンチ５の開口幅は前記表面絶縁膜４
の開口幅Ｗになり、傾斜角度によって底部の幅が変わる
が、素子分離のために必要な絶縁耐圧を確保できるよう
な幅にする必要があり、例えば１００Ｖ耐圧のＭＯＳＦ
ＥＴを形成する場合には、前記絶縁膜４の開口幅Ｗは１
μｍ〜２μｍ程度とする。
【００１６】次に、図２（ａ）に示すように、ＴＥＯＳ
（Tetra Etyl Ortho Silicate ）ガスを用いて減圧ＣＶ
Ｄ法により、ＮＳＧ（Non-doped Silicate Glass）膜６
を成長する。ＮＳＧは不純物添加のない酸化物で、ＴＥ
ＯＳ−ＳｉＯ2 と呼ばれるものとほぼ同質の酸化物であ
る。ここでは、特開２０００−３１２６６号公報に示さ
れた製法に従い減圧ＣＶＤを用いることとしたが、これ
は幅１μｍ〜２μｍ、深さ５μｍ程度のトレンチに酸化
物を充填する方法として、成長レートを３０ｎｍ／分以
下と、遅くする必要があるためである。前記ＮＳＧ膜６
の厚さは、前記表面絶縁膜４上の平坦部をＸ１、表面絶
縁膜４の端部からトレンチ５上部にできるＶ形状の窪み
までをＸ２とすると、ほぼＸ１＝Ｘ２となる。これはＴ
ＥＯＳガスの表面マイグレーションが大きいためで、成
長レートの遅い減圧ＣＶＤを用いることで、平坦部以外
のトレンチ底部や側壁にも、平坦部と同等の厚さでＮＳ
Ｇが成長されるからである。トレンチ５を完全に充填
し、さらに膜厚の余裕を持たせるため、ＮＳＧ膜６の厚
さはトレンチ開口部Ｗの２分の１以上とする。その後、
ＮＳＧ膜６の膜質を安定させるため窒素雰囲気、９００
℃、１０分程度で熱処理を行う。
（Tetra Etyl Ortho Silicate ）ガスを用いて減圧ＣＶ
Ｄ法により、ＮＳＧ（Non-doped Silicate Glass）膜６
を成長する。ＮＳＧは不純物添加のない酸化物で、ＴＥ
ＯＳ−ＳｉＯ2 と呼ばれるものとほぼ同質の酸化物であ
る。ここでは、特開２０００−３１２６６号公報に示さ
れた製法に従い減圧ＣＶＤを用いることとしたが、これ
は幅１μｍ〜２μｍ、深さ５μｍ程度のトレンチに酸化
物を充填する方法として、成長レートを３０ｎｍ／分以
下と、遅くする必要があるためである。前記ＮＳＧ膜６
の厚さは、前記表面絶縁膜４上の平坦部をＸ１、表面絶
縁膜４の端部からトレンチ５上部にできるＶ形状の窪み
までをＸ２とすると、ほぼＸ１＝Ｘ２となる。これはＴ
ＥＯＳガスの表面マイグレーションが大きいためで、成
長レートの遅い減圧ＣＶＤを用いることで、平坦部以外
のトレンチ底部や側壁にも、平坦部と同等の厚さでＮＳ
Ｇが成長されるからである。トレンチ５を完全に充填
し、さらに膜厚の余裕を持たせるため、ＮＳＧ膜６の厚
さはトレンチ開口部Ｗの２分の１以上とする。その後、
ＮＳＧ膜６の膜質を安定させるため窒素雰囲気、９００
℃、１０分程度で熱処理を行う。
【００１７】次いで、図２（ｂ）に示すように前記ＮＳ
Ｇ膜６上に連続してＢＰＳＧ膜７を成長する。ＢＰＳＧ
膜７はトレンチ５上部のＮＳＧ膜６の窪みを充填できる
ような条件として、例えばＮＳＧ膜６の場合と同様に、
ＴＥＯＳガスを用いて、減圧ＣＶＤで成長する。あるい
は減圧ＣＶＤよりは成長レートが速い常圧ＣＶＤを用い
ても良い。ＴＥＯＳを用いる場合は添加剤として、トリ
メチルフォスファイト（Ｐ（ＯＣＨ3 ）3 ）、トリエチ
ルボレート（Ｂ（ＯＣ2 Ｈ5 ）3 ）、酸素（Ｏ 2 ）、ま
たは酸素の代わりにオゾン（Ｏ3 ）を用いる。さらに、
ＴＥＯＳガスを用いたＣＶＤほど被覆性は高くないが、
シラン（ＳｉＨ4 ）、フォスフィン（ＰＨ3 ）、ジボラ
ン（Ｂ2 Ｈ6 ）、酸素を用いて常圧ＣＶＤで成長する方
法もある。
Ｇ膜６上に連続してＢＰＳＧ膜７を成長する。ＢＰＳＧ
膜７はトレンチ５上部のＮＳＧ膜６の窪みを充填できる
ような条件として、例えばＮＳＧ膜６の場合と同様に、
ＴＥＯＳガスを用いて、減圧ＣＶＤで成長する。あるい
は減圧ＣＶＤよりは成長レートが速い常圧ＣＶＤを用い
ても良い。ＴＥＯＳを用いる場合は添加剤として、トリ
メチルフォスファイト（Ｐ（ＯＣＨ3 ）3 ）、トリエチ
ルボレート（Ｂ（ＯＣ2 Ｈ5 ）3 ）、酸素（Ｏ 2 ）、ま
たは酸素の代わりにオゾン（Ｏ3 ）を用いる。さらに、
ＴＥＯＳガスを用いたＣＶＤほど被覆性は高くないが、
シラン（ＳｉＨ4 ）、フォスフィン（ＰＨ3 ）、ジボラ
ン（Ｂ2 Ｈ6 ）、酸素を用いて常圧ＣＶＤで成長する方
法もある。
【００１８】次に、図２（ｃ）に示すように、窒素雰囲
気、８００〜９００℃、１０分程度で熱処理を行い、Ｂ
ＰＳＧ膜７の表面を流動化して平坦にする。この時、ほ
んの僅かで滑らかな窪みは残る。次に、図２（ｄ）に示
すように、前記ＢＰＳＧ膜７およびＮＳＧ膜６を、次工
程で必要とする厚さＺになるまでエッチバックする。こ
の時、次工程で表面絶縁膜４上にＮＳＧ膜６が必要でな
い場合は、表面絶縁膜４が露出するまでエッチバックす
る。あるいは、表面絶縁膜４も必要でない場合は、第一
シリコン基板１の表面が露出するまで、エッチバックす
ることも考えられる。
気、８００〜９００℃、１０分程度で熱処理を行い、Ｂ
ＰＳＧ膜７の表面を流動化して平坦にする。この時、ほ
んの僅かで滑らかな窪みは残る。次に、図２（ｄ）に示
すように、前記ＢＰＳＧ膜７およびＮＳＧ膜６を、次工
程で必要とする厚さＺになるまでエッチバックする。こ
の時、次工程で表面絶縁膜４上にＮＳＧ膜６が必要でな
い場合は、表面絶縁膜４が露出するまでエッチバックす
る。あるいは、表面絶縁膜４も必要でない場合は、第一
シリコン基板１の表面が露出するまで、エッチバックす
ることも考えられる。
【００１９】かかる構成においては、トレンチ５の内部
はＮＳＧ膜６により完全に充填される。ＮＳＧは表面マ
イグレーションが大きく被覆性が良いため、トレンチ５
内をボイドを発生させることなく充填することができ
る。その一方で、ＮＳＧ膜６は被覆性が良いために、ト
レンチ５の上部において表面窪みが発生するが、このよ
うに発生された表面窪みはＢＰＳＧ膜７により充填され
る。ここで、ＢＰＳＧは熱処理により流動性をもつた
め、トレンチ５上に形成されたＮＳＧ膜６の表面窪みを
平坦化することができる。そして、エッチバック後の表
面は、ＮＳＧ膜６およびＢＰＳＧ膜７で構成され、問題
にならない程のほんの僅かで滑らかな表面窪みが残され
てはいるが、ほぼ平坦面となっている。因みに、窪みの
テーパ角は２０度以下であり、極めて平坦な面である。
なお、表面絶縁膜４までエッチバックした場合も同様の
平坦面が得られる。これはエッチバック前のＢＰＳＧ膜
７の表面がほぼ平坦面であるためで、酸化膜のエッチバ
ックでは、段差がなければ表面全体がほぼ同速度でエッ
チングされて行くからである。したがって、この後、ポ
リシリコン等を使ったゲート電極および配線の形成工
程、あるいは金属電極および配線の形成工程を行った場
合も、パターン形成のエッチング時に、トレンチ５上部
にポリシリコンや金属残りが発生することはなく、安定
した歩留でＩＣを製造することができる、という効果が
もたらされる。
はＮＳＧ膜６により完全に充填される。ＮＳＧは表面マ
イグレーションが大きく被覆性が良いため、トレンチ５
内をボイドを発生させることなく充填することができ
る。その一方で、ＮＳＧ膜６は被覆性が良いために、ト
レンチ５の上部において表面窪みが発生するが、このよ
うに発生された表面窪みはＢＰＳＧ膜７により充填され
る。ここで、ＢＰＳＧは熱処理により流動性をもつた
め、トレンチ５上に形成されたＮＳＧ膜６の表面窪みを
平坦化することができる。そして、エッチバック後の表
面は、ＮＳＧ膜６およびＢＰＳＧ膜７で構成され、問題
にならない程のほんの僅かで滑らかな表面窪みが残され
てはいるが、ほぼ平坦面となっている。因みに、窪みの
テーパ角は２０度以下であり、極めて平坦な面である。
なお、表面絶縁膜４までエッチバックした場合も同様の
平坦面が得られる。これはエッチバック前のＢＰＳＧ膜
７の表面がほぼ平坦面であるためで、酸化膜のエッチバ
ックでは、段差がなければ表面全体がほぼ同速度でエッ
チングされて行くからである。したがって、この後、ポ
リシリコン等を使ったゲート電極および配線の形成工
程、あるいは金属電極および配線の形成工程を行った場
合も、パターン形成のエッチング時に、トレンチ５上部
にポリシリコンや金属残りが発生することはなく、安定
した歩留でＩＣを製造することができる、という効果が
もたらされる。
【００２０】図３は、本発明の第２の実施形態として
の、素子分離用トレンチの形成方法を示した工程順断面
図である。先ず、図１（ａ）〜（ｄ）に示したように、
前記第１の実施形態と同様なＳＯＩ基板１０を用意し、
かつ当該ＳＯＩ基板１０の表面にトレンチ５を形成す
る。しかる上で、図３（ａ）に示すように、ＴＥＯＳガ
スを用いて減圧ＣＶＤ法により、ＮＳＧ膜６を成長す
る。ＮＳＧ膜６の厚さは最終的な仕上げ厚さＺよりも十
分厚くする。次に、図３（ｂ）に示すように、ＮＳＧ膜
６を最終的な仕上げ厚さＺよりも薄くなるまでエッチバ
ックする。このとき、ＮＳＧ膜６は表面マイグレーショ
ンが大きいため、トレンチ５の上部のＮＳＧ膜６の表面
に表面窪みが生じているが、この表面窪みはエッチバッ
クにより僅かに緩和される。
の、素子分離用トレンチの形成方法を示した工程順断面
図である。先ず、図１（ａ）〜（ｄ）に示したように、
前記第１の実施形態と同様なＳＯＩ基板１０を用意し、
かつ当該ＳＯＩ基板１０の表面にトレンチ５を形成す
る。しかる上で、図３（ａ）に示すように、ＴＥＯＳガ
スを用いて減圧ＣＶＤ法により、ＮＳＧ膜６を成長す
る。ＮＳＧ膜６の厚さは最終的な仕上げ厚さＺよりも十
分厚くする。次に、図３（ｂ）に示すように、ＮＳＧ膜
６を最終的な仕上げ厚さＺよりも薄くなるまでエッチバ
ックする。このとき、ＮＳＧ膜６は表面マイグレーショ
ンが大きいため、トレンチ５の上部のＮＳＧ膜６の表面
に表面窪みが生じているが、この表面窪みはエッチバッ
クにより僅かに緩和される。
【００２１】次に、図３（ｃ）に示すように、ＮＳＧ膜
６上にＢＰＳＧ膜７を成長する。ＢＰＳＧ膜７は前記し
た第１の実施形態と同様な製法で良い。このとき下地と
なる前記ＮＳＧ膜６の表面窪みは前工程のエッチバック
で僅かながら緩和されているため、ＢＰＳＧ膜７の表面
の窪みも緩和されることになる。この表面窪みは、トレ
ンチ５の形状を同一とした場合には、第１の実施形態に
おける図２（ｂ）に示した表面窪みよりも少なくなる。
したがって、前記第１の実施形態のようなＢＰＳＧ膜７
に対する熱処理は特に必要とはされないが、さらに表面
窪みを緩和するために行うことも可能である。次に、図
３（ｄ）に示すように、ＢＰＳＧ膜７を最終的な仕上げ
厚さＺになるようにエッチバックする。
６上にＢＰＳＧ膜７を成長する。ＢＰＳＧ膜７は前記し
た第１の実施形態と同様な製法で良い。このとき下地と
なる前記ＮＳＧ膜６の表面窪みは前工程のエッチバック
で僅かながら緩和されているため、ＢＰＳＧ膜７の表面
の窪みも緩和されることになる。この表面窪みは、トレ
ンチ５の形状を同一とした場合には、第１の実施形態に
おける図２（ｂ）に示した表面窪みよりも少なくなる。
したがって、前記第１の実施形態のようなＢＰＳＧ膜７
に対する熱処理は特に必要とはされないが、さらに表面
窪みを緩和するために行うことも可能である。次に、図
３（ｄ）に示すように、ＢＰＳＧ膜７を最終的な仕上げ
厚さＺになるようにエッチバックする。
【００２２】この第２の実施形態においても、トレンチ
５の内部はＮＳＧ膜６により完全に充填されており、前
記したようにＮＳＧは表面マイグレーションが大きく被
覆性が良いため、トレンチ５内にボイドを発生させるこ
となく充填することができる。また、トレンチ５の上部
に形成されたＮＳＧ膜６の表面窪みはＢＰＳＧ膜７によ
り充填される。この場合、第２の実施形態では、ＮＳＧ
膜６とＢＰＳＧ膜７をそれぞれ個別にエッチバックして
平坦化を図っている。通常、酸化物のエッチバックに際
しては、異なる膜質の酸化物をエッチバックするより
も、同一の膜質の酸化物をエッチバックする方がエッチ
ングレートが一定し、より平坦面が得られやすい。した
がって、第２の実施形態のように、ＮＳＧ膜６とＢＰＳ
Ｇ膜７を個別にエッチバックすることで、第１の実施形
態に比較して、表面を極めて平坦に仕上げることが可能
となる。したがって、第２の実施形態においても、この
後にポリシリコン等を使ったゲート電極および配線の形
成工程、あるいは金属電極および配線の形成工程を行っ
た場合も、パターン形成のエッチング時に、トレンチ５
上部にポリシリコンや金属残りが発生することはなく、
安定した歩留でＩＣを製造することができる、という効
果がもたらされる。
５の内部はＮＳＧ膜６により完全に充填されており、前
記したようにＮＳＧは表面マイグレーションが大きく被
覆性が良いため、トレンチ５内にボイドを発生させるこ
となく充填することができる。また、トレンチ５の上部
に形成されたＮＳＧ膜６の表面窪みはＢＰＳＧ膜７によ
り充填される。この場合、第２の実施形態では、ＮＳＧ
膜６とＢＰＳＧ膜７をそれぞれ個別にエッチバックして
平坦化を図っている。通常、酸化物のエッチバックに際
しては、異なる膜質の酸化物をエッチバックするより
も、同一の膜質の酸化物をエッチバックする方がエッチ
ングレートが一定し、より平坦面が得られやすい。した
がって、第２の実施形態のように、ＮＳＧ膜６とＢＰＳ
Ｇ膜７を個別にエッチバックすることで、第１の実施形
態に比較して、表面を極めて平坦に仕上げることが可能
となる。したがって、第２の実施形態においても、この
後にポリシリコン等を使ったゲート電極および配線の形
成工程、あるいは金属電極および配線の形成工程を行っ
た場合も、パターン形成のエッチング時に、トレンチ５
上部にポリシリコンや金属残りが発生することはなく、
安定した歩留でＩＣを製造することができる、という効
果がもたらされる。
【００２３】ここで、前記第１及び第２の実施形態は、
本発明をＳＯＩ基板に形成する素子分離用トレンチに適
用しているが、シリコン等の半導体基板、あるいは半絶
縁性基板に形成する素子分離用トレンチにおいても本発
明を同様に適用することが可能である。
本発明をＳＯＩ基板に形成する素子分離用トレンチに適
用しているが、シリコン等の半導体基板、あるいは半絶
縁性基板に形成する素子分離用トレンチにおいても本発
明を同様に適用することが可能である。
【００２４】
【発明の効果】以上説明したように本発明は、ＳＯＩ基
板に形成されたトレンチにＮＳＧを充填してトレンチ内
をＮＳＧで完全に埋め込み、その上でＮＳＧ上にＢＰＳ
Ｇを成長し、熱処理によりＢＰＳＧの表面を平坦化した
上で、ＢＰＳＧおよびＮＳＧの表面を所定の厚さになる
までエッチバックし平坦な表面としているので、ＮＳＧ
は表面マイグレーションが大きく被覆性が良いため、ト
レンチ内をボイドを発生させることなく充填することが
でき、また、ＢＰＳＧは熱処理により流動性をもつた
め、トレンチ上に形成される凹部を平坦化することがで
き、これにより、素子分離用のトレンチを酸化物で充填
し、かつ、その表面を平坦に仕上げることが可能とな
る。本発明によれば、窪みのテーパ角を２０度以下にし
て極めて平坦な面に仕上げることが可能になる。
板に形成されたトレンチにＮＳＧを充填してトレンチ内
をＮＳＧで完全に埋め込み、その上でＮＳＧ上にＢＰＳ
Ｇを成長し、熱処理によりＢＰＳＧの表面を平坦化した
上で、ＢＰＳＧおよびＮＳＧの表面を所定の厚さになる
までエッチバックし平坦な表面としているので、ＮＳＧ
は表面マイグレーションが大きく被覆性が良いため、ト
レンチ内をボイドを発生させることなく充填することが
でき、また、ＢＰＳＧは熱処理により流動性をもつた
め、トレンチ上に形成される凹部を平坦化することがで
き、これにより、素子分離用のトレンチを酸化物で充填
し、かつ、その表面を平坦に仕上げることが可能とな
る。本発明によれば、窪みのテーパ角を２０度以下にし
て極めて平坦な面に仕上げることが可能になる。
【００２５】また、本発明は、ＳＯＩ基板に形成された
トレンチにＮＳＧを充填してトレンチ内をＮＳＧで完全
に埋め込み、かつＮＳＧの表面をエッチバックして平坦
化し、さらにＮＳＧ上にＢＰＳＧを成長した上で熱処理
によりＢＰＳＧの表面を平坦化し、かつＢＰＳＧの表面
を所定の厚さになるまでエッチバックし平坦な表面とし
ているので、ＮＳＧとＢＰＳＧの同一の膜質の酸化物を
エッチバックすることになり、エッチングレートが一定
し、その表面を前記したように極めて平坦に仕上げるこ
とが可能となる。
トレンチにＮＳＧを充填してトレンチ内をＮＳＧで完全
に埋め込み、かつＮＳＧの表面をエッチバックして平坦
化し、さらにＮＳＧ上にＢＰＳＧを成長した上で熱処理
によりＢＰＳＧの表面を平坦化し、かつＢＰＳＧの表面
を所定の厚さになるまでエッチバックし平坦な表面とし
ているので、ＮＳＧとＢＰＳＧの同一の膜質の酸化物を
エッチバックすることになり、エッチングレートが一定
し、その表面を前記したように極めて平坦に仕上げるこ
とが可能となる。
【図１】本発明の第１の実施形態の製造方法を示す工程
断面図のその１である。
断面図のその１である。
【図２】本発明の第１の実施形態の製造方法を示す工程
断面図のその２である。
断面図のその２である。
【図３】本発明の第２の実施形態の製造方法を示す工程
断面図である。
断面図である。
【図４】第１の従来技術の製造方法を示す工程断面図で
ある。
ある。
【図５】第２の従来技術の製造方法を示す工程断面図で
ある。
ある。
１ 第一シリコン基板 ２ 第二シリコン基板 ３ 埋め込み絶縁膜 ４ 表面絶縁膜 ５ トレンチ ６ ＮＳＧ膜 ７ ＢＰＳＧ膜 １０ ＳＯＩ基板
Claims (9)
- 【請求項１】 半導体基板に素子分離用トレンチを有す
る半導体集積回路の製造方法において、前記半導体基板
の所要箇所にトレンチを形成する工程と、前記トレンチ
に表面マイグレーションの大きな第１の絶縁材を充填
し、前記トレンチ内を前記第１の絶縁材で完全に埋め込
む工程と、前記第１の絶縁材上に熱流動性の高い第２の
絶縁材を成長する工程と、前記第１の絶縁材と前記第２
の絶縁材の少なくも一方の表面をエッチバックして平坦
な表面とする工程とを含むことを特徴とする素子分離用
トレンチの形成方法。 - 【請求項２】 半導体基板に素子分離用トレンチを有す
る半導体集積回路の製造方法において、前記半導体基板
の所要箇所にトレンチを形成する工程と、前記トレンチ
にＮＳＧを充填し、前記トレンチ内を前記ＮＳＧで完全
に埋め込む工程と、前記ＮＳＧ上にＢＰＳＧを成長する
工程と、前記ＢＰＳＧ、または前記ＢＰＳＧと前記ＮＳ
Ｇの表面を所定の厚さになるまでエッチバックし平坦な
表面とする工程とを含むことを特徴とする素子分離用ト
レンチの形成方法。 - 【請求項３】 埋め込み絶縁層を有するＳＯＩ基板上に
素子分離用トレンチを有する半導体集積回路の製造方法
において、前記ＳＯＩ基板の半導体層の所要箇所に前記
埋め込み絶縁層に達するトレンチを形成する工程と、前
記トレンチにＮＳＧを充填し、前記トレンチ内を前記Ｎ
ＳＧで完全に埋め込む工程と、前記ＮＳＧ上にＢＰＳＧ
を成長する工程と、熱処理により前記ＢＰＳＧの表面を
平坦化する工程と、前記ＢＰＳＧおよびＮＳＧの表面を
所定の厚さになるまでエッチバックし平坦な表面とする
工程とを含むことを特徴とする素子分離用トレンチの形
成方法。 - 【請求項４】 埋め込み絶縁層を有するＳＯＩ基板上に
素子分離用トレンチを有する半導体集積回路の製造方法
において、前記ＳＯＩ基板の半導体層の所要箇所に前記
埋め込み絶縁層に達するトレンチを形成する工程と、前
記トレンチにＮＳＧを充填し、前記トレンチ内を前記Ｎ
ＳＧで完全に埋め込む工程と、前記ＮＳＧの表面をエッ
チバックして平坦化する工程と、前記ＮＳＧ上にＢＰＳ
Ｇを成長する工程と、熱処理により前記ＢＰＳＧの表面
を平坦化する工程と、前記ＢＰＳＧの表面を所定の厚さ
になるまでエッチバックし平坦な表面とする工程とを含
むことを特徴とする素子分離用トレンチの形成方法。 - 【請求項５】 前記ＮＳＧは、ＴＥＯＳガスを用いた減
圧ＣＶＤ法により形成することを特徴とする請求項２な
いし４のいずれかに記載の素子分離用トレンチの形成方
法。 - 【請求項６】 前記ＮＳＧは、前記トレンチの開口寸法
の１／２よりも厚い膜厚に形成する請求項２ないし５の
いずれかに記載の素子分離用トレンチの形成方法。 - 【請求項７】 前記ＢＰＳＧは、ＴＥＯＳガスを用いた
減圧ＣＶＤ法、ＴＥＯＳガスを用いた常圧ＣＶＤ法、シ
ラン，フォスフィン，ジボラン，酸素を用いた常圧ＣＶ
Ｄ法のいずれかで形成する請求項２ないし６のいずれか
に記載の素子分離用トレンチの形成方法。 - 【請求項８】 前記ＮＳＧは、前記ＳＯＩ基板上に最終
的に形成しようとする絶縁膜の膜厚よりも厚く形成した
上で、当該膜厚よりも薄くなるようにエッチバックし、
前記ＢＰＳＧはエッチバックされた前記ＮＳＧ上に前記
最終的に形成しようとする膜厚よりも厚く形成した上
で、当該膜厚になるようにエッチバックすることを特徴
とする請求項４ないし７のいずれかに記載の素子分離用
トレンチの形成方法。 - 【請求項９】 前記トレンチ直上の前記平坦化した表面
に残される窪みのテーパ角が２０度以下となるように形
成することを特徴とする請求項１ないし８のいずれかに
記載の素子分離用トレンチの形成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000286328A JP2002100672A (ja) | 2000-09-21 | 2000-09-21 | 素子分離用トレンチの形成方法 |
| US09/956,142 US6838356B2 (en) | 2000-09-21 | 2001-09-20 | Method of forming a trench isolation |
| US10/607,064 US6872631B2 (en) | 2000-09-21 | 2003-06-27 | Method of forming a trench isolation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000286328A JP2002100672A (ja) | 2000-09-21 | 2000-09-21 | 素子分離用トレンチの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002100672A true JP2002100672A (ja) | 2002-04-05 |
Family
ID=18770266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000286328A Pending JP2002100672A (ja) | 2000-09-21 | 2000-09-21 | 素子分離用トレンチの形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6838356B2 (ja) |
| JP (1) | JP2002100672A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10257098A1 (de) * | 2002-12-05 | 2004-06-24 | X-Fab Semiconductor Foundries Ag | Verfahren und Anordnung zum Erzeugen hermetisch dicht geschlossener dielektrisch isolierender Trenngräben (trenches) |
| JP2007180365A (ja) * | 2005-12-28 | 2007-07-12 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2009522806A (ja) * | 2006-01-05 | 2009-06-11 | インターナショナル レクティファイアー コーポレイション | 集積回路の縦型ｄｍｏｓデバイス |
| JP2012009489A (ja) * | 2010-06-22 | 2012-01-12 | Denso Corp | 半導体装置の製造方法および半導体装置 |
| JP2017017358A (ja) * | 2016-10-19 | 2017-01-19 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040016962A1 (en) * | 2002-04-30 | 2004-01-29 | Hideki Okumura | Semiconductor device |
| US7431795B2 (en) | 2004-07-29 | 2008-10-07 | Applied Materials, Inc. | Cluster tool and method for process integration in manufacture of a gate structure of a field effect transistor |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208843A (ja) | 1985-03-14 | 1986-09-17 | Nec Corp | 半導体集積回路装置の製造方法 |
| JP2688090B2 (ja) | 1989-11-10 | 1997-12-08 | シャープ株式会社 | 半導体装置の製造方法 |
| JP2661770B2 (ja) | 1990-04-20 | 1997-10-08 | シャープ株式会社 | 半導体装置の製造方法 |
| US5175122A (en) * | 1991-06-28 | 1992-12-29 | Digital Equipment Corporation | Planarization process for trench isolation in integrated circuit manufacture |
| JP2815255B2 (ja) | 1991-08-26 | 1998-10-27 | シャープ株式会社 | 半導体装置の製造方法 |
| US5561073A (en) * | 1992-03-13 | 1996-10-01 | Jerome; Rick C. | Method of fabricating an isolation trench for analog bipolar devices in harsh environments |
| JPH0823027A (ja) | 1994-07-07 | 1996-01-23 | Nippondenso Co Ltd | 半導体装置の製造方法 |
| US5968610A (en) * | 1997-04-02 | 1999-10-19 | United Microelectronics Corp. | Multi-step high density plasma chemical vapor deposition process |
| US6057209A (en) * | 1997-07-10 | 2000-05-02 | Advanced Micro Devices, Inc. | Semiconductor device having a nitrogen bearing isolation region |
| US5976947A (en) * | 1997-08-18 | 1999-11-02 | Micron Technology, Inc. | Method for forming dielectric within a recess |
| WO1999016125A1 (de) * | 1997-09-24 | 1999-04-01 | Infineon Technologies Ag | Verfahren zur ausbildung einer grabenstruktur in einem siliziumsubstrat |
| JPH11103033A (ja) | 1997-09-29 | 1999-04-13 | Sony Corp | 不揮発性半導体記憶装置の製造方法 |
| JPH11297815A (ja) | 1998-04-09 | 1999-10-29 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| JP2000031266A (ja) | 1998-05-01 | 2000-01-28 | Nec Corp | 半導体装置及びその製造方法 |
| JPH11354628A (ja) | 1998-06-08 | 1999-12-24 | Mitsubishi Electric Corp | 集積回路中の素子分離領域の形成方法 |
| US6017803A (en) * | 1998-06-24 | 2000-01-25 | Chartered Semiconductor Manufacturing, Ltd. | Method to prevent dishing in chemical mechanical polishing |
| JP2000031263A (ja) | 1998-07-08 | 2000-01-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100275600B1 (ko) * | 1998-08-27 | 2000-12-15 | 한신혁 | 반도체 소자의 트렌치 형성 방법 |
| US6114220A (en) * | 1998-11-18 | 2000-09-05 | United Microelectronics Corp. | Method of fabricating a shallow trench isolation |
| US6203863B1 (en) * | 1998-11-27 | 2001-03-20 | United Microelectronics Corp. | Method of gap filling |
| US6218284B1 (en) * | 1999-02-01 | 2001-04-17 | United Microelectronics, Corp. | Method for forming an inter-metal dielectric layer |
| US6228742B1 (en) * | 1999-03-08 | 2001-05-08 | United Microelectronics Corp. | Method of fabricating shallow trench isolation structure |
| US6235608B1 (en) * | 1999-04-14 | 2001-05-22 | Winbond Electronics Corp. | STI process by method of in-situ multilayer dielectric deposition |
| US6174808B1 (en) * | 1999-08-04 | 2001-01-16 | Taiwan Semiconductor Manufacturing Company | Intermetal dielectric using HDP-CVD oxide and SACVD O3-TEOS |
| TW429514B (en) * | 1999-10-06 | 2001-04-11 | Mosel Vitelic Inc | Planarization method for polysilicon layer deposited on the trench |
| JP2002026117A (ja) | 2000-07-06 | 2002-01-25 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
2000
- 2000-09-21 JP JP2000286328A patent/JP2002100672A/ja active Pending
-
2001
- 2001-09-20 US US09/956,142 patent/US6838356B2/en not_active Expired - Fee Related
-
2003
- 2003-06-27 US US10/607,064 patent/US6872631B2/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10257098A1 (de) * | 2002-12-05 | 2004-06-24 | X-Fab Semiconductor Foundries Ag | Verfahren und Anordnung zum Erzeugen hermetisch dicht geschlossener dielektrisch isolierender Trenngräben (trenches) |
| DE10257098B4 (de) * | 2002-12-05 | 2005-05-25 | X-Fab Semiconductor Foundries Ag | Verfahren zum Erzeugen hermetisch dicht geschlossener dielektrisch isolierender Trenngräben |
| JP2007180365A (ja) * | 2005-12-28 | 2007-07-12 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2009522806A (ja) * | 2006-01-05 | 2009-06-11 | インターナショナル レクティファイアー コーポレイション | 集積回路の縦型ｄｍｏｓデバイス |
| JP2012009489A (ja) * | 2010-06-22 | 2012-01-12 | Denso Corp | 半導体装置の製造方法および半導体装置 |
| JP2017017358A (ja) * | 2016-10-19 | 2017-01-19 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040018736A1 (en) | 2004-01-29 |
| US6872631B2 (en) | 2005-03-29 |
| US20020034858A1 (en) | 2002-03-21 |
| US6838356B2 (en) | 2005-01-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6468853B1 (en) | Method of fabricating a shallow trench isolation structure with reduced local oxide recess near corner | |
| JPS62269335A (ja) | 半導体デバイスの製造方法 | |
| US8304322B2 (en) | Methods of filling isolation trenches for semiconductor devices and resulting structures | |
| US5561073A (en) | Method of fabricating an isolation trench for analog bipolar devices in harsh environments | |
| JPH0344419B2 (ja) | ||
| JP2001135718A (ja) | トレンチ分離構造の作製方法 | |
| JPH11163120A (ja) | 半導体素子の素子隔離層形成方法 | |
| US6583488B1 (en) | Low density, tensile stress reducing material for STI trench fill | |
| US6649488B2 (en) | Method of shallow trench isolation | |
| JP3974286B2 (ja) | 浅いトレンチアイソレーション方法 | |
| KR100660030B1 (ko) | 트렌치 소자분리 구조물 및 이의 형성 방법 | |
| JP2002100672A (ja) | 素子分離用トレンチの形成方法 | |
| US6849521B2 (en) | Method for manufacturing a semiconductor device | |
| JP2000058802A (ja) | Ｓｏｉウェハの製造方法 | |
| JPH10335459A (ja) | 半導体装置およびその製造方法 | |
| US5963837A (en) | Method of planarizing the semiconductor structure | |
| JPH05849B2 (ja) | ||
| JPH0488658A (ja) | 半導体装置およびその製造方法 | |
| JPH0823027A (ja) | 半導体装置の製造方法 | |
| JP2000183150A (ja) | 半導体装置の製造方法 | |
| JP2004193205A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH01129439A (ja) | 半導体装置の製造方法 | |
| JP3367484B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000012674A (ja) | 半導体装置の製造方法および素子分離方法 | |
| JP2000031489A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031210 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040206 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040302 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040401 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040419 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040401 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040528 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040907 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20050107 |