JP2000021827A

JP2000021827A - 半導体装置の製造方法

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Publication number: JP2000021827A
Application number: JP10188902A
Authority: JP
Inventors: Tetsuji Nagayama; 哲治長山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-07-03
Filing date: 1998-07-03
Publication date: 2000-01-21

Abstract

(57)【要約】（修正有）【課題】ＳＴＩによる素子分離領域が形成された半導体
装置において、トレンチ端部の落ち込みを低減すること
により、ゲート加工マージンを確保でき、また、トラン
ジスタ特性の変動を抑制できる半導体装置の製造方法を
提供する。【解決手段】素子分離用溝３６に絶縁体を埋め込んで素
子分離絶縁膜３８を形成する工程と、前記絶縁体に比較
してエッチング速度の遅い第１の耐腐食層４２と、さら
にエッチング速度の遅い第２の耐腐食層４３を積層する
工程と、少なくとも１つの素子形成領域上の第２の耐腐
食層４３に選択的に開口を設け、前記開口を介して前記
第１の耐腐食層４２および前記素子分離絶縁膜３８をエ
ッチングして除去する工程と、第１および第２の耐腐食
層を除去し、基板上の素子分離絶縁膜を研磨して除去す
る工程とを有する半導体装置の製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ＳＴＩが形成された基板表面を均一
に平坦化させることにより、トレンチ端部の埋め込み酸
化膜の落ち込みに起因するトランジスタ特性の変動や、
ゲート加工マージンの不足が抑制される半導体装置の製
造方法に関する。

【０００２】

【従来の技術】半導体装置の微細化に伴い、素子分離領
域の面積を縮小するための素子分離形成技術の開発が積
極的に行われている。従来、汎用されてきた素子分離形
成技術としてはＬＯＣＯＳ（ｌｏｃａｌｏｘｉｄａｔ
ｉｏｎｏｆｓｉｌｉｃｏｎ）法がある。ＬＯＣＯＳ
法においては、シリコン窒化膜をマスクとしてシリコン
基板自体を熱酸化させるため、プロセスが簡潔であり、
酸化膜の素子応力の問題も少なく、生成される酸化膜の
膜質も優れるという特徴をもつ。

【０００３】しかしながら、半導体装置の微細化が進行
して０．２５μｍ世代に本格的に移行すると、ＬＯＣＯ
Ｓ法の適用は限界になると予想されている。ＬＯＣＯＳ
法によれば、熱酸化によりＬＯＣＯＳ端部にバーズビー
クが発生してアクティブ領域の面積が減少したり、表面
段差が著しくなるという問題がある。また、ＬＯＣＯＳ
法は素子形成間隔が広い領域、例えば周辺回路部分に
は、特に問題なく適用することができるが、素子形成間
隔が狭い領域、例えばメモリセル部分に適用すると、Ｌ
ＯＣＯＳ形成のための熱酸化工程が十分に進行しにく
い。したがって、周辺回路部分に比較して、メモリセル
部分など素子形成間隔が狭い領域ではＬＯＣＯＳが薄く
形成され易く、絶縁特性が低下する場合もある。

【０００４】上記のような問題を解消するため、素子分
離形成技術はＬＯＣＯＳ法からＳＴＩ（Ｓｈａｌｌｏｗ
ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）を形成する方法
に移行してきている（例えば、特開昭５７−１７６７６
２号公報、特開昭６０−５３０４５号公報および特開平
９−１７２００７号公報記載の半導体装置の素子分離膜
形成方法や、セミコンワールド９６年７月号掲載の総説
参照）。ＳＴＩ技術によれば、基板表面に溝を形成して
絶縁物を埋め込むため、設計寸法からの寸法差が少なく
なり、微細化に適している。また、絶縁膜を埋め込んだ
後は何らかの方法で表面を平坦化させるため、十分な表
面平坦性が要求される、高精度なリソグラフィ加工を行
う場合にも適している。

【０００５】従来のＳＴＩ技術による素子分離形成方法
を、図１４〜図１８を参照して以下に説明する。図１４
（Ａ）に示すように、シリコン基板５１上に、素子形成
間隔が相対的に狭い領域としてＤＲＡＭ等のメモリセル
部分（領域Ａ）、広いアクティブ領域および狭いアクテ
ィブ領域を有する部分（領域Ｂ）、一方、素子形成間隔
が相対的に広い領域内に孤立アクティブ領域を有する部
分（領域Ｃ）を形成する。

【０００６】まず、図１４（Ａ）に示すようにシリコン
基板５１上に犠牲膜（パッド酸化膜）５２を膜厚１０〜
２０ｎｍ程度で形成する。パッド酸化膜５２上にＳｉＮ
膜５３を、例えばＣＶＤ法により膜厚１５０〜２００ｎ
ｍ程度で形成する。次に、フォトレジスト５４を全面に
堆積してから、フォトリソグラフィ工程によりフォトレ
ジスト５４にアクティブ領域のパターニングを行うと、
図１４（Ｂ）に示すような構造となる。フォトレジスト
５４をマスクとしてＳｉＮ膜５３およびパッド酸化膜５
２のエッチングを行ってから、フォトレジスト５４を除
去すると図１５（Ａ）に示すような構造となる。

【０００７】次に、図１５（Ｂ）に示すように、パター
ニングされたＳｉＮ膜５３をマスクとしてシリコン基板
５１を深さ３００〜４００ｎｍ程度エッチングし、アク
ティブ領域間にトレンチを形成する。さらに、熱酸化を
行い、トレンチの底部および側壁に熱酸化膜５５を形成
する。これにより、図１６（Ａ）に示すような構造とな
る。次に、酸化シリコンからなる埋め込み酸化膜（ＨＤ
Ｐ；ｈｉｇｈｄｅｎｓｉｔｙｐｌａｓｍａ膜）５６
を上記のトレンチに埋め込む。これにより、図１６
（Ｂ）に示すような構造となる。

【０００８】続いて、ＣＭＰ（ｃｈｅｍｉｃａｌｍｅ
ｃｈａｎｉｃａｌｐｏｌｉｓｈｉｎｇ）法により埋め
込み酸化膜５６表面の平坦化を行う。ＣＭＰによる研磨
を全面に均一に行うために、埋め込み酸化膜５６表面の
凸部は、ＣＭＰを行う前に予め除去する。図１７（Ａ）
に示すように、領域Ｂ以外を被覆するようなフォトレジ
スト５７を形成し、フォトレジスト５７をマスクとして
領域Ｂ上の埋め込み酸化膜５６をエッチングにより除去
する。その後、フォトレジスト５７を除去すると図１７
（Ｂ）に示すような構造となる。さらに、エッチングに
よりＳｉＮ膜５３およびパッド酸化膜５２を除去するこ
とにより、シリコン基板５１上にＳＴＩが形成される。

【０００９】

【発明が解決しようとする課題】上記のようなＳＴＩ技
術は、次世代デバイスへの適用が不可欠になってきてい
るが、実用化にはまだ課題が多い。例えば、上記の図１
７（Ａ）に示される、領域Ｂ上の埋め込み酸化膜５６を
エッチングする工程においては、レジストマスク形成時
のアライメント精度の制約から、領域Ｂの上部の埋め込
み酸化膜５６を完全に除去するのは困難である。具体的
には、図１７（Ａ）に示される工程において、アライメ
ントずれによりフォトレジスト５７の開口部がトレンチ
上に延びるのを回避するため、フォトレジスト５７の開
口部は、広いアクティブ領域の中心近傍に限定して設け
られる。したがって、図１７（Ｂ）に示すように、埋め
込み酸化膜５６をエッチングした後の広いアクティブ領
域（領域Ｂ）上には、メモリセル部分等の領域Ａに比較
して、厚い埋め込み酸化膜５６が残存する。

【００１０】領域Ｂ上に残存した、厚い埋め込み酸化膜
５６が除去されるまでＣＭＰを行うと、図１８（Ａ）に
示すように、狭いアクティブ領域（領域Ｃ）上部が過剰
に研磨され、いわゆるディッシング（ｄｉｓｈｉｎｇ）
が起こる。さらに、ＣＭＰの後、ゲート酸化膜を形成す
る前に、フッ酸系のエッチング液を用いた等方性エッチ
ングを行ってパッド酸化膜５２を除去する。このパッド
酸化膜５２を除去する工程において、埋め込み酸化膜５
６のエッジ部分もフッ酸系エッチング液により削り取ら
れるため、結果的に、いずれの領域においてもトレンチ
端部の落ち込み５８が発生し、大きな段差となる。この
段差によりゲート加工マージンが著しく減少し、半導体
装置の微細化の妨げとなっている。

【００１１】また、上記の素子分離領域に生じる段差
は、埋め込み酸化膜５６をＣＭＰにより平坦化する際、
ＣＭＰ研磨の特性として、酸化膜とＳｉＮ膜のエッチン
グの選択比がアクティブ領域の面積率に応じて変化する
ことによっても助長されている。具体的には、図１８
（Ａ）に示すように広い素子分離絶縁膜に囲まれた孤立
アクティブ領域（領域Ｃ）においては、対ＳｉＮ膜の選
択比が確保できないため、埋め込み酸化膜５６が過剰研
磨される。逆に、アクティブ領域の面積率が高い箇所
（領域Ｂ）においては対ＳｉＮ膜の選択比が確保される
ため、研磨速度が遅くなる。したがって、研磨が全面で
均一に進行せず、例えばＤＲＡＭ等のメモリセルとロジ
ックを混載したチップにおいてはメモリセル部分とロジ
ック部分とでＳＴＩの形状が異なってしまい、トランジ
スタの特性が低下する場合がある。

【００１２】また、特にメモリセル部分（領域Ａ）にお
いて、図１８（Ｂ）に示すようにシリコン基板５１より
も埋め込み酸化膜５６の方が突出した状態となり、ゲー
ト電極加工時にポリシリコンの除去が不完全となる場合
もある。一方、ロジック部分の孤立アクティブ領域（領
域Ｃ）近傍においては、ＣＭＰによる研磨が過剰に進行
し、図１８（Ｃ）に示すように埋め込み酸化膜２６がシ
リコン基板２１表面よりも陥没した状態となる。

【００１３】上記のような問題以外にも、ＳＴＩ形成後
に素子分離領域間に形成されるゲート酸化膜が劣化し易
くなる等、埋め込み酸化膜５６のエッジ部分の落ち込み
５８によりトランジスタ特性が低下する。本発明は上記
の問題点を鑑みてなされたものであり、したがって本発
明は、基板表面を均一に平坦化させることにより、トレ
ンチ端部に十分なゲート加工マージンを確保できる半導
体装置の製造方法を提供することを目的とする。また、
本発明は、トレンチ端部における埋め込み酸化膜の段差
に起因する、トランジスタ特性の変動を抑制できる半導
体装置の製造方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板上に
複数の素子形成領域を含有する半導体装置の製造方法に
おいて、前記半導体基板上に犠牲膜を形成する工程と、
前記半導体基板の前記犠牲膜が形成された領域内に、前
記素子形成領域を分離するための素子分離用溝を形成す
る工程と、前記素子分離用溝に絶縁体を、一部が前記半
導体基板の基板面上に突出するように埋め込んで素子分
離絶縁膜を形成する工程と、全面に、前記絶縁体に比較
してエッチング速度の遅い材料からなる第１の耐腐食層
を形成する工程と、全面に、前記第１の耐腐食層に比較
してエッチング速度の遅い材料からなる第２の耐腐食層
を形成する工程と、少なくとも１つの素子形成領域上の
前記第２の耐腐食層を選択的に除去して、前記第２の耐
腐食層に開口を設ける工程と、前記開口を介して、前記
第１の耐腐食層および前記素子分離絶縁膜を順次エッチ
ングして除去する工程と、前記第１および第２の耐腐食
層を除去する工程と、前記基板面上に突出した前記素子
分離絶縁膜を、研磨して除去する工程とを有することを
特徴とする。

【００１５】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板は、素子形成間隔が相対的に狭い領
域と、素子形成間隔が相対的に広い領域とを含有し、前
記第２の耐腐食層に開口を設ける工程は、前記素子形成
間隔が相対的に狭い領域に形成された素子形成領域上の
第２の耐腐食層を、選択的に除去する工程であることを
特徴とする。本発明の半導体装置の製造方法は、好適に
は、前記半導体基板は、シリコン基板からなり、前記犠
牲膜を形成する工程は、前記シリコン基板表面を熱酸化
する工程であることを特徴とする。

【００１６】本発明の半導体装置の製造方法は、好適に
は、前記素子分離用溝に前記絶縁体を埋め込む工程は、
前記絶縁体の成膜ガスを供給し、前記絶縁体の一部をエ
ッチングしながら、前記絶縁体を化学気相蒸着させる工
程であることを特徴とする。本発明の半導体装置の製造
方法は、好適には、前記絶縁体は酸化シリコンからなる
ことを特徴とする。本発明の半導体装置の製造方法は、
好適には、前記第１および第２の耐腐食層を形成する工
程は、流動性の有機塗布膜を塗布して乾燥させる工程で
あることを特徴とする。

【００１７】本発明の半導体装置の製造方法は、好適に
は、前記素子分離絶縁膜を形成する工程は、前記犠牲膜
上に、前記絶縁体に比較して研磨速度の遅い材料からな
るストッパー層を形成する工程と、前記素子分離用溝内
および前記ストッパー層上に、前記絶縁体を堆積させる
工程とを有することを特徴とする。本発明の半導体装置
の製造方法は、好適には、前記第１および第２の耐腐食
層を除去した後、前記ストッパー層を除去する工程を有
することを特徴とする。本発明の半導体装置の製造方法
は、好適には、前記ストッパー層は、窒化シリコンから
なることを特徴とする。本発明の半導体装置の製造方法
は、好適には、前記ストッパー層を除去する工程は、ホ
ットリン酸を用いた等方性エッチングであることを特徴
とする。

【００１８】これにより、素子形成間隔が相対的に狭い
領域に形成された、広いアクティブ領域上の素子分離絶
縁膜をエッチバックする工程において、第１および第２
の耐腐食層により基板表面が保護されるため、トレンチ
内の絶縁体は過剰にエッチングされない。また、第１の
耐腐食層の上層に第２の耐腐食層を形成し、第２の耐腐
食層に開口を設けるため、耐腐食層を１層形成して開口
を設ける場合に比べて、マージンが大きくなる。したが
って、アライメント精度を十分に上げなくても、トレン
チ内の絶縁体がエッチングされるのを防ぐことができ
る。

【００１９】上記のように、本発明の半導体装置の製造
方法によれば、素子形成間隔が狭い領域、例えばＤＲＡ
Ｍ等のメモリセル部分と、素子形成間隔が広い領域、例
えば周辺回路部分とを混載した半導体装置においても均
一な形状のＳＴＩが形成される。したがって、トレンチ
端部の落ち込みが低減され、ゲート加工マージンを拡張
させることができる。また、トレンチ端部の落ち込みに
起因するトランジスタ特性の変動も抑制される。

【００２０】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、半導体基板上に複数の素子
形成領域を含有する半導体装置の製造方法において、前
記半導体基板上に犠牲膜を形成する工程と、前記半導体
基板の前記犠牲膜が形成された領域内に、前記素子形成
領域を分離するための素子分離用溝を形成する工程と、
前記素子分離用溝に絶縁体を、一部が前記半導体基板の
基板面上に突出するように埋め込んで素子分離絶縁膜を
形成する工程と、前記素子分離絶縁膜の表面にエッチン
グを行い、少なくとも前記素子形成領域端部に形成され
た前記素子分離絶縁膜を除去する工程と、全面に、前記
絶縁体に比較してエッチング速度の遅い材料からなる第
１の耐腐食層を形成する工程と、全面に、前記第１の耐
腐食層に比較してエッチング速度の遅い材料からなる第
２の耐腐食層を形成する工程と、少なくとも１つの素子
形成領域上の前記第２の耐腐食層を選択的に除去して、
前記第２の耐腐食層に開口を設ける工程と、前記開口を
介して、前記第１の耐腐食層および前記素子分離絶縁膜
を順次エッチングして除去する工程と、前記第１および
第２の耐腐食層を除去する工程と、前記基板面上に突出
した前記素子分離絶縁膜を、研磨して除去する工程とを
有することを特徴とする。

【００２１】これにより、有機膜などからなる第１の耐
腐食層を塗布する前に、トレンチ上とアクティブ領域上
の埋め込み材料（絶縁体）が分離する。したがって、ア
クティブ領域端部のストッパー層（シリコン窒化膜）が
露出して、上層に形成される第１の耐腐食層と接触す
る。すなわち、トレンチ内の埋め込み材料（絶縁体）が
完全に被覆された状態となるため、オーバーエッチある
いは過剰研磨により、トレンチ端部に落ち込みが発生す
るのを防止できる。トレンチ端部の段差が低減されるこ
とにより、ゲート加工マージンを拡張することができ
る。また、トレンチ端部の落ち込みに起因するトランジ
スタ特性の変動も抑制される。

【００２２】

【発明の実施の形態】以下に、本発明の半導体装置の製
造方法の実施の形態について、図面を参照して下記に説
明する。まず、本発明の半導体装置の製造方法の、トレ
ンチ内に埋め込み酸化膜を堆積させる工程に用いられる
装置について、図１〜図３を参照して説明する。本発明
の製造方法においては、埋め込み酸化膜を形成するため
の装置として、従来のプラズマＣＶＤ装置を用いること
も可能であるが、高精度に形状の制御を行えるという観
点から、好適には、低圧・高密度プラズマを発生するＣ
ＶＤ装置を用いる。

【００２３】図１は、高周波（ＲＦ）バイアス印加型Ｅ
ＣＲ（マイクロ波電子サイクロトロン共鳴）プラズマ処
理装置の概略図である。図１に示す装置においては、マ
グネトロン１１で発生したマイクロ波が、導波管１２、
石英ベルジャー１３を介してウェハ１５に到達する。ウ
ェア１５はウェハステージ１７上に、単極式静電チャッ
クもしくはクランプ１６により固定されている。

【００２４】図２は、ＭＣＲ（磁場封じ込めリアクタ
ー）プラズマ処理装置の概略図である。図２に示す装置
においては、石英製の側壁電極１９’に、高周波電源１
８から１３．５６ＭＨｚの高周波を照射し、上部電極１
９をアノードとして放電させた後、上部電極１９または
チェンバー側壁に巻かれたマルチポール磁石（不図示）
で磁場封じ込めを行って、比較的高濃度のプラズマを発
生させる。

【００２５】図３（Ａ）は、誘導結合プラズマ（ＩＣ
Ｐ）タイプのプラズマ処理装置の概略図である。図３
（Ａ）に示す装置においては、高周波電源１８からチェ
ンバー側壁に巻かれた誘導結合コイル２０に、２ＭＨｚ
の高周波（ＲＦ）を印加し、高密度プラズマを発生させ
る。

【００２６】図３（Ｂ）は、ヘリコン波プラズマタイプ
のプラズマ処理装置の概略図である。図３（Ｂ）に示す
装置においては、ソース電源２２からアンテナ２３にＲ
Ｆを印加すると、ソレノイドコイル１４により形成され
る磁場と相互作用する。これにより、ソースチェンバー
２４内にホイッスラー波（ヘリコン波）が発生し、結果
的に生じる高密度プラズマがウェハ１５に到達する。ま
た、上記の装置にはいずれも、高周波電源１８を具備し
たウェハステージ１７に温度制御用の冷媒が循環する
（不図示）。さらに、単極式静電チャックを設置して−
５０〜３００℃の温度制御が可能となっている。

【００２７】（実施形態１）図４（Ａ）は本実施形態の
半導体装置の製造方法により製造される、半導体装置の
基板部分を表す断面図である。シリコン基板３１上に、
素子形成間隔が相対的に狭い領域としてＤＲＡＭ等のメ
モリセル領域３２、広いアクティブ領域３３および狭い
アクティブ領域３４が形成され、一方、素子形成間隔が
相対的に広い領域内に孤立アクティブ領域３５が形成さ
れている。各素子間には素子分離のためのＳＴＩ３６が
形成されており、ＳＴＩ３６には酸化膜３７を介して、
酸化シリコンからなるＨＤＰ膜３８が埋め込まれてい
る。

【００２８】次に、上記の本実施形態の半導体装置の製
造方法について説明する。まず、図４（Ｂ）に示すよう
に、シリコン基板３１上にパッド酸化膜３９として熱酸
化膜を膜厚１０〜２０ｎｍ程度で形成する。パッド酸化
膜３９は、後述する素子分離絶縁膜形成工程において、
酸化防止マスクとして用いられるＳｉＮ膜４０のストレ
スがシリコン基板３１に影響を及ぼすのを防ぐ目的で設
けられる。パッド酸化膜３９上に、後述するＣＭＰ工程
においてストッパー層となるシリコン窒化膜（ＳｉＮ
膜）４０を、例えば減圧ＣＶＤ法により膜厚１５０〜２
００ｎｍ程度で形成する。

【００２９】次に、フォトレジスト４１を全面に堆積し
てから、図４（Ｃ）に示すように、フォトリソグラフィ
工程によりフォトレジスト４１にアクティブ領域のパタ
ーニングを行う。フォトレジスト４１をマスクとしてＫ
ｒＦエキシマーレーザーを用い、図５（Ａ）に示すよう
に、ＳｉＮ膜４０およびパッド酸化膜３９のエッチング
を行う。これにより、最小０．３μｍ幅のスペースパタ
ーンが形成される。その後、フォトレジスト４１を除去
する。

【００３０】次に、図５（Ｂ）に示すように、パターニ
ングされたＳｉＮ膜４０をマスクとしてシリコン基板３
１を深さ３００〜４００ｎｍ程度エッチングし、アクテ
ィブ領域間にトレンチ３６を形成する。トレンチ３６を
形成するためのエッチングは、例えば、図１に示すよう
なＥＣＲタイプのＳｉエッチング装置を用いて、以下の
条件で行う。ガス：Ｃｌ₂／ＨＢｒ＝５０／３０ｓｃｃｍ圧力：０．２Ｐａ μ波出力：９００ＷＲＦバイアス：６０Ｗ（８００ｋＨｚ）ウェハ温度：２０℃

【００３１】さらに、熱酸化を行い、図６（Ａ）に示す
ようにトレンチ３６の内壁に膜厚２０ｎｍ程度の酸化膜
３７を形成する。この熱酸化は、例えば、塩酸を１％含
有するドライ酸化雰囲気中、１０００℃で行う。トレン
チ３６を形成するためシリコン基板３１にドライエッチ
ングを行うと、シリコン基板３１にダメージが与えられ
るが、熱酸化により酸化膜３７を形成すると、シリコン
基板３１のダメージがある程度、回復する。また、酸化
膜３７を形成することによりトレンチ上端のコーナー部
分が丸みを帯びた形状となるため、続く工程で埋め込み
酸化膜（ＨＤＰ膜）３８を堆積させる際に空隙（ボイ
ド）が発生するのを防ぐことができる。

【００３２】次に、図１に示すようなＥＣＲタイプの高
密度プラズマＣＶＤ装置を用いて、埋め込み酸化膜３８
を上記のトレンチ３６に堆積させる。これにより、図６
（Ｂ）に示すような構造となる。埋め込み酸化膜３８の
形成は、例えば、以下の条件で行い、膜厚は６００ｎｍ
程度とする。ガス：ＳｉＨ₄／Ｈ₂Ｏ＝２０／３０ｓｃｃｍ圧力：０．１Ｐａ μ波出力：１０００ＷＲＦバイアス：４００Ｗ（１３．５６ＭＨｚ）ウェハ温度：２００℃

【００３３】埋め込み酸化膜３８としてＨＤＰ膜を使用
することにより、膜収縮が少なく、アスペクト比が高い
箇所においても段差被覆性（ステップカバレージ）に優
れた素子分離絶縁膜となる。また、バイアススパッタ法
の適用、すなわち、埋め込み酸化膜３８を堆積させる際
に、シリコン基板３１側にもセルフバイアスがかかるよ
うに高周波電力を印加して、シリコン基板３１上で絶縁
膜（酸化膜）をエッチングしながら堆積させることによ
り、テーパ状の側壁をもつ素子分離絶縁膜（ＳＴＩ）３
６が形成される。バイアススパッタ法によれば、平坦面
と段差側面でスパッタ／エッチング速度が異なるため、
プラズマが素子特性に損傷を与えない範囲でセルフバイ
アス条件を適当に選択することにより、平坦化された表
面が得られる。

【００３４】続いて、埋め込み酸化膜３８のアニールを
行う。このアニールにより、トレンチ３６内壁の酸化膜
３７と埋め込み酸化膜３８との界面における微小な空隙
（ボイド）の発生が抑制され、同時に、埋め込み酸化膜
３８表面の平滑化も行われる。アニールは、例えば、以
下の条件で行う。装置：市販の熱酸化炉ガス：Ｐｙｒｏ比１．０ウェハ温度：９００℃ 時間：３０分以上により、図６（Ｂ）に示すように、トレンチ３６内
部には、埋め込み酸化膜３８が良好な被覆性で埋め込ま
れ、広いアクティブ領域３３上には、埋め込み酸化膜３
８が例えば約２００ｎｍの厚さで残存した構造となる。

【００３５】その後、図７（Ａ）に示すように、有機膜
４２（例えば、ＤＵＶ−４２，ＢｒｅｗｅｒＳｃｉｅ
ｎｃｅ社）をスピンコート法により膜厚２００ｎｍ程
度、塗布する。有機膜４２の上層の全面に、フォトレジ
スト４３を堆積させてから、図７（Ｂ）に示すように、
広いアクティブ領域３３および狭いアクティブ領域３４
上のフォトレジスト４３に開口を設ける。フォトレジス
ト４３のパターニングは、例えば、ｉ線ステッパーを用
いて行う。

【００３６】次に、フォトレジスト４３をマスクとして
有機膜４２および埋め込み酸化膜３８のエッチングを行
うと、図８（Ａ）に示すような形状を経て、図８（Ｂ）
に示すような形状となる。有機膜４２のエッチングは、
例えば以下の条件で行う。装置：ＥＣＲタイプのＳｉエッチング装置（図１参照）ガス：Ｃｌ₂／Ｏ₂＝５０／２０ｓｃｃｍ圧力：０．２Ｐａ μ波出力：９００ＷＲＦバイアス：６０Ｗウェハ温度：２０℃ エッチング量：１５０ｎｍ

【００３７】また、広いアクティブ領域３３および狭い
アクティブ領域３４上の埋め込み酸化膜３８のエッチン
グは、例えば以下の条件で行う。ガス：Ｃ₄Ｆ₈／Ｈｅ＝５０／１００ｓｃｃｍ圧力：０．２Ｐａ μ波出力：１０００ＷＲＦバイアス：２５０Ｗ（８００ｋＨｚ）ウェハ温度：２０℃

【００３８】図８（Ｂ）に示される、埋め込み酸化膜３
８をエッチングする工程においては、酸化膜のエッチン
グ選択比が対有機膜（４２）で８、対シリコン窒化膜
（４０）で５０得られる。したがって、トレンチ３６内
の埋め込み酸化膜３８に対するエッチングは起こらず、
素子分離領域の良好な形状が維持される。その後、アッ
シング処理を行うことにより、図９（Ａ）に示すよう
に、有機膜４２およびフォトレジスト４３を除去する。

【００３９】さらに、基板表面に突出した埋め込み酸化
膜３８に対してＣＭＰを行うと、図９（Ｂ）に示すよう
な構造となる。ＣＭＰは例えば以下の条件で行う。装置：市販のＣＭＰ装置圧力：３００ｇ／ｃｍ² 回転数：３０ｒｐｍ（ヘッド）、３０ｒｐｍ（テーブ
ル）時間：２０秒研磨布：ポリウレタン発砲体の下に不織布を積層させた
もの、例えば、ＩＣ１０００／ｓｕｂａ４００（ローデ
ル社製）研磨剤（スラリー）：塩基性水溶液にフュームドシリカ
を分散させたもの、例えば、ＩＣ１１２（ＣＡＢＯＴ社
製）

【００４０】図９（Ｂ）に示される工程においては、基
板上に残存する埋め込み酸化膜３８の膜厚がウェハ全面
でほぼ均一となっているため、研磨量は少なくて済む。
したがって、広い素子分離絶縁膜中に形成された孤立ア
クティブ領域３５が過剰研磨されるディッシングは、ほ
とんど起こらない。その後、ホットリン酸を用いたエッ
チングによりＳｉＮ膜４０を除去する。さらに、フッ酸
を用いたライトエッチングを行い、パッド酸化膜３９を
除去する。これにより、トレンチ端部における埋め込み
酸化膜３８の落ち込みを２０ｎｍ以内に抑えることがで
き、トレンチ端部の落ち込みに起因するトランジスタ特
性の変動が抑制される。

【００４１】さらに、公知の方法により犠牲酸化膜（不
図示）を形成してシリコン基板３１表面に不純物の導入
を行う。続いて、シリコン基板３１上にゲート酸化膜、
配線金属層などを公知の方法により形成する。これによ
り、基板表面が均一に平坦化され、十分なゲート加工マ
ージンが確保された半導体装置が得られる。上記の本実
施形態の半導体装置の製造方法によれば、メモリセル部
分と周辺回路部分とが混載された半導体装置においても
均一な形状のＳＴＩを形成することができる。

【００４２】（実施形態２）本実施形態の製造方法によ
っても、上記の実施形態１と同様に、図４（Ａ）に示す
ような半導体装置が得られる。次に、本実施形態の半導
体装置の製造方法について説明する。まず、実施形態１
と同様、図４（Ｂ）に示すように、シリコン基板３１上
にパッド酸化膜３９として熱酸化膜を膜厚１０〜２０ｎ
ｍ程度で形成する。パッド酸化膜３９上に、後述するＣ
ＭＰ工程においてストッパー層となるシリコン窒化膜
（ＳｉＮ膜）４０を、例えば減圧ＣＶＤ法により膜厚１
５０〜２００ｎｍ程度で形成する。

【００４３】次に、フォトレジスト４１を全面に堆積し
てから、図４（Ｃ）に示すように、フォトリソグラフィ
工程によりフォトレジスト４１にアクティブ領域のパタ
ーニングを行う。フォトレジスト４１をマスクとしてＫ
ｒＦエキシマーレーザーを用い、図５（Ａ）に示すよう
に、ＳｉＮ膜４０およびパッド酸化膜３９のエッチング
を行う。これにより、最小０．３μｍ幅のスペースパタ
ーンが形成される。その後、フォトレジスト４１を除去
する。

【００４４】次に、図５（Ｂ）に示すように、パターニ
ングされたＳｉＮ膜４０をマスクとしてシリコン基板３
１を深さ３００〜４００ｎｍ程度エッチングし、アクテ
ィブ領域間にトレンチ３６を形成する。トレンチ３６を
形成するためのエッチングは、例えば、図２に示すよう
なＭＣＲタイプのＳｉエッチング装置を用いて、以下の
条件で行う。ガス：Ｃｌ₂／ＨＢｒ＝５０／４０ｓｃｃｍ圧力：０．２Ｐａソース出力：１０００ＷＲＦバイアス：４０Ｗ（４５０ｋＨｚ）ウェハ温度：７０℃

【００４５】さらに、実施形態１と同様な条件で熱酸化
を行い、図６（Ａ）に示すように、トレンチ３６の内壁
に膜厚２０ｎｍ程度の酸化膜３７を形成する。これによ
り、ドライエッチングによるシリコン基板３１のダメー
ジが、ある程度は回復する。また、酸化膜３７を形成す
ることによりトレンチ上端のコーナー部分が丸みを帯び
た形状となるため、続く工程で埋め込み酸化膜（ＨＤＰ
膜）３８を堆積させる際に空隙（ボイド）が発生するの
を防ぐことができる。

【００４６】次に、図１に示すようなＥＣＲタイプの高
密度プラズマＣＶＤ装置を用いて、埋め込み酸化膜（Ｈ
ＤＰ膜）３８を上記のトレンチ３６に堆積させる。これ
により、図６（Ｂ）に示すような構造となる。埋め込み
酸化膜３８の形成は、例えば、以下の条件で行い、膜厚
は６００ｎｍ程度とする。ガス：ＳｉＨ₄／Ｈ₂Ｏ＝２０／３０ｓｃｃｍ圧力：０．１Ｐａ μ波出力：１０００ＷＲＦバイアス：４００Ｗ（１３．５６ＭＨｚ）ウェハ温度：２００℃

【００４７】埋め込み酸化膜３８としてＨＤＰ膜を形成
することにより、膜収縮が少なく、アスペクト比が高い
箇所においても段差被覆性（ステップカバレージ）に優
れた素子分離絶縁膜となる。また、実施形態１において
前述したように、バイアススパッタ法を適用することに
より、テーパ状の側壁をもち、表面が平坦化された素子
分離絶縁膜（ＳＴＩ）３６が形成される。

【００４８】続いて、実施形態１と同様な条件で、埋め
込み酸化膜（ＳｉＯ₂膜）３８のアニールを行う。この
アニールにより、トレンチ３６内壁の酸化膜３７と埋め
込み酸化膜３８との界面における微小な空隙（ボイド）
の発生が抑制され、同時に、埋め込み酸化膜３８表面の
平滑化も行われる。以上により、図６（Ｂ）に示すよう
に、トレンチ３６内部には埋め込み酸化膜３８が良好な
被覆性で埋め込まれ、広いアクティブ領域３３上に、埋
め込み酸化膜３８が例えば約２００ｎｍの厚さで残存し
た構造となる。

【００４９】その後、図７（Ａ）に示すように、有機膜
４２（例えば、市販のＳｉ含有ｉ線フォトレジスト）を
スピンコート法により膜厚２００ｎｍ程度、塗布する。
有機膜４２の上層の全面に、フォトレジスト４３を堆積
させてから、図７（Ｂ）に示すように、広いアクティブ
領域３３および狭いアクティブ領域３４上のフォトレジ
スト４３に、ｉ線ステッパーを用いて開口を設ける。

【００５０】次に、フォトレジスト４３をマスクとして
有機膜４２および埋め込み酸化膜３８のエッチングを行
うと、図８（Ａ）に示すような形状を経て、図８（Ｂ）
に示すような形状となる。有機膜４２のエッチングは、
例えば以下の条件で行う。装置：ＭＣＲタイプのＳｉエッチング装置（図３参照）ガス：Ｃｌ₂／Ｏ₂＝５０／１０ｓｃｃｍ圧力：０．２Ｐａソース出力：９００ＷＲＦバイアス：３０Ｗ（４５０ｋＨｚ）ウェハ温度：７０℃ エッチング量：１５０ｎｍ

【００５１】また、広いアクティブ領域３３および狭い
アクティブ領域３４上の埋め込み酸化膜３８のエッチン
グは、例えば以下の条件で行う。ガス：Ｃ₄Ｆ₈／Ｈｅ＝２０／１００ｓｃｃｍ圧力：０．２Ｐａソース出力：１０００ＷＲＦバイアス：１５０Ｗ（４５０ｋＨｚ）ウェハ温度：７０℃

【００５２】図８（Ｂ）に示される、埋め込み酸化膜３
８をエッチングする工程においては、酸化膜のエッチン
グ選択比が対有機膜（４２）で１０、対シリコン窒化膜
（４０）で５０得られる。したがって、トレンチ３６内
の埋め込み酸化膜３８に対するエッチングは起こらず、
素子分離領域の良好な形状が維持される。その後、アッ
シング処理を行うことにより、図９（Ａ）に示すよう
に、有機膜４２およびフォトレジスト４３を除去する。

【００５３】さらに、基板表面に突出した埋め込み酸化
膜３８に対してＣＭＰを行うと、図９（Ｂ）に示すよう
な構造となる。ＣＭＰは実施形態１と同様な条件で行う
ことができる。図９（Ｂ）に示される工程においては、
基板上に残存する埋め込み酸化膜３８の膜厚がウェハ全
面でほぼ均一となっているため、研磨量は少なくて済
む。したがって、広い素子分離絶縁膜中に形成された孤
立アクティブ領域３５が過剰研磨されるディッシング
は、ほとんど起こらない。

【００５４】その後、ホットリン酸を用いたエッチング
によりＳｉＮ膜４０を除去する。さらに、フッ酸を用い
たライトエッチングを行い、パッド酸化膜３９を除去す
る。これにより、トレンチ端部における埋め込み酸化膜
３８の落ち込みを２０ｎｍ以内に抑えることができ、ト
レンチ端部の落ち込みに起因するトランジスタ特性の変
動が抑制される。

【００５５】さらに、公知の方法により犠牲酸化膜（不
図示）を形成してシリコン基板３１表面に不純物の導入
を行う。続いて、シリコン基板３１上にゲート酸化膜、
配線金属層などを公知の方法により形成する。これによ
り、基板表面が均一に平坦化され、十分なゲート加工マ
ージンが確保された半導体装置が得られる。上記の本実
施形態の半導体装置の製造方法によっても、メモリセル
部分と周辺回路部分とが混載された半導体装置におい
て、均一な形状のＳＴＩを形成することができる。

【００５６】（実施形態３）図１０（Ａ）は本実施形態
の半導体装置の製造方法により製造される、半導体装置
の基板部分を表す断面図である。上記の実施形態１、２
における図４（Ａ）に示された断面図と同様に、シリコ
ン基板３１上に、素子形成間隔が相対的に狭い領域とし
てＤＲＡＭ等のメモリセル領域３２、広いアクティブ領
域３３および狭いアクティブ領域３４が形成され、一
方、素子形成間隔が相対的に広い領域内に孤立アクティ
ブ領域３５が形成されている。各素子間には素子分離の
ためのＳＴＩ３６が形成されており、ＳＴＩ３６には酸
化膜３７を介して、酸化シリコンからなるＨＤＰ膜３８
が埋め込まれている。

【００５７】次に、本実施形態の半導体装置の製造方法
について説明する。まず、実施形態１、２と同様に、図
４（Ｂ）に示すように、シリコン基板３１上にパッド酸
化膜３９として熱酸化膜を膜厚１０〜２０ｎｍ程度で形
成する。パッド酸化膜３９上に、後述するＣＭＰ工程に
おいてストッパー層となるシリコン窒化膜（ＳｉＮ膜）
４０を、例えば減圧ＣＶＤ法により膜厚１５０〜２００
ｎｍ程度で形成する。

【００５８】次に、フォトレジスト４１を全面に堆積し
てから、図４（Ｃ）に示すように、フォトリソグラフィ
工程によりフォトレジスト４１にアクティブ領域のパタ
ーニングを行う。フォトレジスト４１をマスクとしてＫ
ｒＦエキシマーレーザーを用い、図５（Ａ）に示すよう
に、ＳｉＮ膜４０およびパッド酸化膜３９のエッチング
を行う。これにより、最小０．３μｍ幅のスペースパタ
ーンが形成される。その後、フォトレジスト４１を除去
する。

【００５９】次に、図５（Ｂ）に示すように、パターニ
ングされたＳｉＮ膜４０をマスクとしてシリコン基板３
１を深さ３００〜４００ｎｍ程度エッチングし、アクテ
ィブ領域間にトレンチ３６を形成する。トレンチ３６を
形成するためのエッチングは、図３（Ａ）に示すような
ＩＣＰタイプのＳｉエッチング装置を用いて、以下の条
件で行う。ガス：Ｃｌ₂／ＨＢｒ＝５０／５０ｓｃｃｍ圧力：０．４Ｐａソース出力：２０００Ｗ（２ＭＨｚ）ＲＦバイアス：１２０Ｗ（１．８ＭＨｚ）上部電極温度：２５０℃ ウェハ温度：２０℃

【００６０】さらに、実施形態１、２と同様の条件で熱
酸化を行い、図６（Ａ）に示すようにトレンチ３６の内
壁に膜厚２０ｎｍ程度の酸化膜３７を形成する。これに
より、ドライエッチングによるシリコン基板３１のダメ
ージが、ある程度は回復する。また、酸化膜３７を形成
することによりトレンチ上端のコーナー部分が丸みを帯
びた形状となるため、続く工程で埋め込み酸化膜（ＨＤ
Ｐ膜）３８を堆積させる際に空隙（ボイド）が発生する
のを防ぐことができる。

【００６１】次に、図３（Ａ）に示すようなＩＣＰタイ
プの高密度プラズマＣＶＤ装置を用いて、埋め込み酸化
膜（ＨＤＰ膜）３８を上記のトレンチ３６に堆積させ
る。これにより、図１０（Ｂ）に示すような構造とな
る。埋め込み酸化膜３８の形成は、例えば、以下の条件
で行い、膜厚は６００ｎｍ程度とする。ガス：ＳｉＨ₄／Ｈ₂Ｏ＝２０／３０ｓｃｃｍ圧力：０．１Ｐａソ−ス出力：２０００Ｗ（２ＭＨｚ）ＲＦバイアス：２００Ｗ（１．８ＭＨｚ）ウェハ温度：２００℃

【００６２】埋め込み酸化膜３８としてＨＤＰ膜を使用
することにより、膜収縮が少なく、アスペクト比が高い
箇所においても段差被覆性（ステップカバレージ）に優
れた素子分離絶縁膜となる。続いて、実施形態１、２と
同様の条件で埋め込み酸化膜（ＳｉＯ₂膜）３８のアニ
ールを行う。このアニールにより、トレンチ３６内壁の
酸化膜３７と埋め込み酸化膜３８との界面における微小
な空隙（ボイド）の発生が抑制され、同時に、埋め込み
酸化膜３８表面の平滑化も行われる。以上により、図１
０（Ｂ）に示すように、トレンチ３６内部には埋め込み
酸化膜３８が良好な被覆性で埋め込まれ、広いアクティ
ブ領域３３上に、埋め込み酸化膜３８が例えば約２００
ｎｍの厚さで残存した構造となる。

【００６３】続いて、図１０（Ｃ）に示すように、１％
フッ酸を用いて１分間、ライトエッチングを行う。これ
により、埋め込み酸化膜３８の表面が約３０ｎｍ程度エ
ッチングされ、個々のアクティブ領域上の埋め込み酸化
膜３８が、相互に独立した形状となる。その後、図１１
（Ａ）に示すように、有機膜４２（例えば、市販のＳｉ
含有ｉ線フォトレジスト）をスピンコート法により膜厚
２００ｎｍ程度、塗布する。有機膜４２の上層の全面
に、フォトレジスト４３を堆積させてから、図１１
（Ｂ）に示すように、広いアクティブ領域３３および狭
いアクティブ領域３４上のフォトレジスト４３に、ｉ線
ステッパーを用いて開口を設ける。

【００６４】次に、フォトレジスト４３をマスクとして
有機膜４２および埋め込み酸化膜３８のエッチングを行
うと、図１２に示すような形状を経て、図１３（Ａ）に
示すような形状となる。有機膜４２のエッチングは、例
えば以下の条件で行う。装置：ＩＣＰタイプのＳｉエッチング装置（図３（Ａ）
参照）ガス：Ｃｌ₂／Ｏ₂＝４０／１５ｓｃｃｍ圧力：０．４Ｐａソース出力：１５００Ｗ（２ＭＨｚ）ＲＦバイアス：６０Ｗ（１．８ＭＨｚ）ウェハ温度：２０℃ エッチング量：１００ｎｍ

【００６５】また、広いアクティブ領域３３および狭い
アクティブ領域３４上の埋め込み酸化膜３８のエッチン
グは、例えば以下の条件で行う。溶液：５％フッ酸エッチング量：４００ｎｍ

【００６６】図１３（Ａ）に示される工程において、ア
クティブ領域３３、３４上の埋め込み酸化膜３８は選択
的かつ完全に除去される。したがって、トレンチ３６内
の埋め込み酸化膜３８に対するエッチングは起こらず、
素子分離領域の良好な形状が維持される。その後、アッ
シング処理を行うことにより、図１３（Ｂ）に示すよう
に、有機膜４２およびフォトレジスト４３を除去する。
さらに、基板表面に突出した埋め込み酸化膜３８に対し
て、実施形態１、２と同様な条件でＣＭＰを行う。

【００６７】上記のＣＭＰ工程においては、基板上に残
存する埋め込み酸化膜３８の膜厚がウェハ全面でほぼ均
一となっているため、研磨量は少なくて済む。したがっ
て、広い素子分離絶縁膜中に形成された孤立アクティブ
領域３５が過剰研磨されるディッシングは、ほとんど起
こらない。その後、ホットリン酸を用いたエッチングに
よりＳｉＮ膜４０を除去する。さらに、フッ酸を用いた
ライトエッチングを行い、パッド酸化膜３９を除去す
る。これにより、トレンチ端部における埋め込み酸化膜
３８の落ち込みを２０ｎｍ以内に抑えることができ、ト
レンチ端部の落ち込みに起因するトランジスタ特性の変
動が抑制される。

【００６８】さらに、公知の方法により犠牲酸化膜（不
図示）を形成してシリコン基板３１表面に不純物の導入
を行う。続いて、シリコン基板３１上にゲート酸化膜、
配線金属層などを公知の方法により形成する。これによ
り、基板表面が均一に平坦化され、十分なゲート加工マ
ージンが確保された半導体装置が得られる。上記の本実
施形態の半導体装置の製造方法によっても、メモリセル
部分と周辺回路部分とが混載された半導体装置におい
て、均一な形状のＳＴＩを形成することができる。

【００６９】（実施形態４）図１０（Ａ）は本実施形態
の半導体装置の製造方法により製造される、半導体装置
の基板部分の断面図であり、上記の実施形態１〜３と同
様な構造の基板が形成される。次に、本実施形態の半導
体装置の製造方法について説明する。まず、実施形態１
〜３と同様に、図４（Ｂ）に示すように、シリコン基板
３１上にパッド酸化膜３９として熱酸化膜を膜厚１０〜
２０ｎｍ程度で形成する。パッド酸化膜３９上に、後述
するＣＭＰ工程においてストッパー層となるシリコン窒
化膜（ＳｉＮ膜）４０を、例えば減圧ＣＶＤ法により膜
厚１５０〜２００ｎｍ程度で形成する。

【００７０】次に、フォトレジスト４１を全面に堆積し
てから、図４（Ｃ）に示すように、フォトリソグラフィ
工程によりフォトレジスト４１にアクティブ領域のパタ
ーニングを行う。フォトレジスト４１をマスクとしてＫ
ｒＦエキシマーレーザーを用い、図５（Ａ）に示すよう
に、ＳｉＮ膜４０およびパッド酸化膜３９のエッチング
を行う。これにより、最小０．３μｍ幅のスペースパタ
ーンが形成される。その後、フォトレジスト４１を除去
する。

【００７１】次に、図５（Ｂ）に示すように、パターニ
ングされたＳｉＮ膜４０をマスクとしてシリコン基板３
１を深さ３００〜４００ｎｍ程度エッチングし、アクテ
ィブ領域間にトレンチ３６を形成する。トレンチ３６を
形成するためのエッチングは、例えば、図３（Ｂ）に示
すようなヘリコン波プラズマタイプのＳｉエッチング装
置を用いて、以下の条件で行う。ガス：Ｃｌ₂／ＨＢｒ＝３０／２０ｓｃｃｍ圧力：０．２Ｐａソース出力：２０００Ｗ（１３．５６ＭＨｚ）ＲＦバイアス：１２０Ｗ（４００ｋＨｚ）ウェハ温度：２０℃

【００７２】さらに、実施形態１〜３と同様な条件で熱
酸化を行い、図６（Ａ）に示すようにトレンチ３６の内
壁に膜厚２０ｎｍ程度の酸化膜３７を形成する。これに
より、ドライエッチングによるシリコン基板３１のダメ
ージが、ある程度は回復する。また、酸化膜４２を形成
することによりトレンチ上端のコーナー部分が丸みを帯
びた形状となるため、続く工程で埋め込み酸化膜（ＨＤ
Ｐ膜）３８を堆積させる際に空隙（ボイド）が発生する
のを防ぐことができる。

【００７３】次に、図３（Ｂ）に示すようなヘリコン波
プラズマタイプの高密度プラズマＣＶＤ装置を用いて、
埋め込み酸化膜３８を上記のトレンチ３６に堆積させ
る。これにより、図１０（Ｂ）に示すような構造とな
る。埋め込み酸化膜３８の形成は、例えば以下の条件で
行い、膜厚は６００ｎｍ程度とする。ガス：ＳｉＨ₄／Ｈ₂Ｏ＝３０／２０ｓｃｃｍ圧力：０．０８Ｐａソ−ス出力：２５００Ｗ（１３．５６ＭＨｚ）ＲＦバイアス：１５０Ｗ（４００ｋＨｚ）ウェハ温度：２００℃

【００７４】埋め込み酸化膜３８としてＨＤＰ膜を形成
することにより、膜収縮が少なく、アスペクト比が高い
箇所においても段差被覆性（ステップカバレージ）に優
れた素子分離絶縁膜となる。また、バイアススパッタ法
の適用により、テーパ状の側壁をもち、表面が平坦化さ
れた素子分離絶縁膜（ＳＴＩ）３６が形成される。続い
て、実施形態１〜３と同様な条件で、埋め込み酸化膜
（ＳｉＯ₂膜）３８のアニールを行う。このアニールに
より、トレンチ３６内壁の酸化膜４２と埋め込み酸化膜
３８との界面における微小な空隙（ボイド）の発生が抑
制され、同時に、埋め込み酸化膜３８表面の平滑化も行
われる。以上により、図１０（Ｂ）に示すように、トレ
ンチ３６内部には埋め込み酸化膜３８が良好な被覆性で
埋め込まれ、広いアクティブ領域３３上には、埋め込み
酸化膜３８が例えば約２００ｎｍの厚さで残存した構造
となる。

【００７５】続いて、図１０（Ｃ）に示すように、１％
フッ酸を用いて１分間、ライトエッチングを行う。これ
により、埋め込み酸化膜３８の表面が３０ｎｍ程度エッ
チングされ、個々のアクティブ領域上の埋め込み酸化膜
３８が、相互に独立した形状となる。その後、図１１
（Ａ）に示すように、有機膜４２（例えば、市販のＳｉ
含有ｉ線フォトレジスト）をスピンコート法により膜厚
２００ｎｍ程度、塗布する。有機膜４２の上層の全面
に、フォトレジスト４３を膜厚５００ｎｍ程度で堆積さ
せてから、図１１（Ｂ）に示すように、広いアクティブ
領域３３および狭いアクティブ領域３４上のフォトレジ
スト４３に、ｉ線ステッパーを用いて開口を設ける。

【００７６】次に、フォトレジスト４３をマスクとして
有機膜４２および埋め込み酸化膜３８のエッチングを行
うと、図１２に示すような形状を経て、図１３（Ａ）に
示すような形状となる。有機膜４３のエッチングは、例
えば以下の条件で行う。装置：ヘリコン波プラズマタイプのＳｉエッチング装置
（図３（Ｂ）参照）ガス：Ｃｌ₂／Ｏ₂＝４０／１０ｓｃｃｍ圧力：０．１Ｐａソース出力：２０００Ｗ（１３．５６ＭＨｚ）ＲＦバイアス：５０Ｗ（４００ｋＨｚ）ウェハ温度：２０℃ エッチング量：１００ｎｍ

【００７７】また、広いアクティブ領域３３および狭い
アクティブ領域３４上の埋め込み酸化膜３８のエッチン
グは、例えば以下の条件で行う。溶液：５％フッ酸エッチング量：４００ｎｍ

【００７８】図１３（Ａ）に示される工程において、ア
クティブ領域３３、３４上の埋め込み酸化膜３８は選択
的かつ完全に除去される。したがって、トレンチ３６内
の埋め込み酸化膜３８に対するエッチングは起こらず、
素子分離領域の良好な形状が維持される。その後、アッ
シング処理を行うことにより、図１３（Ｂ）に示すよう
に、有機膜４２およびフォトレジスト４３を除去する。
さらに、基板表面に突出した埋め込み酸化膜３８に対し
てＣＭＰを行う。ＣＭＰは上記の実施形態１〜３と同様
の条件で行うことができる。

【００７９】上記のＣＭＰ工程においては、基板上に残
存する埋め込み酸化膜３８の膜厚がウェハ全面でほぼ均
一となっているため、研磨量は少なくて済む。したがっ
て、広い素子分離絶縁膜中に形成された孤立アクティブ
領域３５が過剰研磨されるディッシングは、ほとんど起
こらない。その後、ホットリン酸を用いたエッチングに
よりＳｉＮ膜４０を除去する。さらに、フッ酸を用いた
ライトエッチングを行い、パッド酸化膜３９を除去す
る。これにより、トレンチ端部における埋め込み酸化膜
３８の落ち込みを２０ｎｍ以内に抑えることができ、ト
レンチ端部の落ち込みに起因するトランジスタ特性の変
動が抑制される。

【００８０】さらに、公知の方法により犠牲酸化膜（不
図示）を形成してシリコン基板３１表面に不純物の導入
を行う。続いて、シリコン基板３１上にゲート酸化膜、
配線金属層などを公知の方法により形成する。これによ
り、基板表面が均一に平坦化され、十分なゲート加工マ
ージンが確保された半導体装置が得られる。上記の本実
施形態の半導体装置の製造方法によっても、メモリセル
部分と周辺回路部分とが混載された半導体装置におい
て、均一な形状のＳＴＩを形成することができる。

【００８１】本発明の半導体装置の製造方法は、上記の
実施の形態に限定されない。例えば、エッチングプラズ
マ源、装置構成、エッチングプロセス条件等、適宜変更
することが可能である。その他、本発明の要旨を逸脱し
ない範囲で、種々の変更が可能である。

【００８２】

【発明の効果】本発明の半導体装置の製造方法によれ
ば、絶縁膜の過剰な研磨が防止され、トレンチ端部の落
ち込みが抑制される。したがって、トレンチ端部の段差
が低減され、ゲート加工マージンを十分に確保すること
ができる。また、本発明の半導体装置の製造方法によれ
ば、トレンチ端部の落ち込みが抑制され、トレンチ端部
における電界集中が緩和される。したがって、逆狭チャ
ネル効果等によるトランジスタ特性の低下を防止するこ
とができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法に用いられる半
導体製造装置の断面図である。

【図２】本発明の半導体装置の製造方法に用いられる半
導体製造装置の断面図である。

【図３】本発明の半導体装置の製造方法に用いられる半
導体製造装置の断面図である。

【図４】本発明の半導体装置の製造方法の製造工程を示
す断面図である。

【図５】本発明の半導体装置の製造方法の製造工程を示
す断面図である。

【図６】本発明の半導体装置の製造方法の製造工程を示
す断面図である。

【図７】本発明の半導体装置の製造方法の製造工程を示
す断面図である。

【図８】本発明の半導体装置の製造方法の製造工程を示
す断面図である。

【図９】本発明の半導体装置の製造方法の製造工程を示
す断面図である。

【図１０】本発明の半導体装置の製造方法の製造工程を
示す断面図である。

【図１１】本発明の半導体装置の製造方法の製造工程を
示す断面図である。

【図１２】本発明の半導体装置の製造方法の製造工程を
示す断面図である。

【図１３】本発明の半導体装置の製造方法の製造工程を
示す断面図である。

【図１４】従来の半導体装置の製造方法の製造工程を示
す断面図である。

【図１５】従来の半導体装置の製造方法の製造工程を示
す断面図である。

【図１６】従来の半導体装置の製造方法の製造工程を示
す断面図である。

【図１７】従来の半導体装置の製造方法の製造工程を示
す断面図である。

【図１８】従来の半導体装置の製造方法の製造工程を示
す断面図である。

【符号の説明】

１１…マグネトロン、１２…導波管、１３…石英ベルジ
ャー、１４…ソレノイドコイル、１５…ウェハ、１６…
クランプ、１７…ウェハステージ、１８…高周波電源、
１９…上部電極、１９’…側壁電極、２０…誘導結合コ
イル、２１…ヒーター、２２…ソース電極、２３…アン
テナ、２４…ソースチェンバー、２５…マルチポール磁
石、３１、５１…シリコン基板、３２…メモリセル領
域、３３…広いアクティブ領域、３４…狭いアクティブ
領域、３５…孤立アクティブ領域、３６…ＳＴＩ、３
７、５５…酸化膜、３８、５６…埋め込み酸化膜（ＨＤ
Ｐ；ｈｉｇｈｄｅｎｓｉｔｙｐｌａｓｍａ膜）、３
９、５２…パッド酸化膜、４０、５３…シリコン窒化
膜、４１、４３、５４、５７…フォトレジスト、４２…
有機膜、５８…トレンチ端部の落ち込み。

Claims

【特許請求の範囲】

【請求項１】半導体基板上に複数の素子形成領域を含有
する半導体装置の製造方法において、前記半導体基板上に犠牲膜を形成する工程と、前記半導体基板の前記犠牲膜が形成された領域内に、前
記素子形成領域を分離するための素子分離用溝を形成す
る工程と、前記素子分離用溝に絶縁体を、一部が前記半導体基板の
基板面上に突出するように埋め込んで素子分離絶縁膜を
形成する工程と、全面に、前記絶縁体に比較してエッチング速度の遅い材
料からなる第１の耐腐食層を形成する工程と、全面に、前記第１の耐腐食層に比較してエッチング速度
の遅い材料からなる第２の耐腐食層を形成する工程と、少なくとも１つの素子形成領域上の前記第２の耐腐食層
を選択的に除去して、前記第２の耐腐食層に開口を設け
る工程と、前記開口を介して、前記第１の耐腐食層および前記素子
分離絶縁膜を順次エッチングして除去する工程と、前記第１および第２の耐腐食層を除去する工程と、前記基板面上に突出した前記素子分離絶縁膜を、研磨し
て除去する工程とを有する半導体装置の製造方法。
【請求項２】前記半導体基板は、素子形成間隔が相対的
に狭い領域と、素子形成間隔が相対的に広い領域とを含
有し、前記第２の耐腐食層に開口を設ける工程は、前記素子形
成間隔が相対的に狭い領域に形成された素子形成領域上
の第２の耐腐食層を、選択的に除去する工程である請求
項１記載の半導体装置の製造方法。
【請求項３】前記半導体基板は、シリコン基板からな
り、前記犠牲膜を形成する工程は、前記シリコン基板表面を
熱酸化する工程である請求項１記載の半導体装置の製造
方法。
【請求項４】前記素子分離用溝に前記絶縁体を埋め込む
工程は、前記絶縁体の成膜ガスを供給し、前記絶縁体の
一部をエッチングしながら、前記絶縁体を化学気相蒸着
させる工程である請求項１記載の半導体装置の製造方
法。
【請求項５】前記絶縁体は、酸化シリコンからなる請求
項１記載の半導体装置の製造方法。
【請求項６】前記第１および第２の耐腐食層を形成する
工程は、流動性の有機塗布膜を塗布して乾燥させる工程
である請求項１記載の半導体装置の製造方法。
【請求項７】前記素子分離絶縁膜を形成する工程は、前
記犠牲膜上に、前記絶縁体に比較して研磨速度の遅い材
料からなるストッパー層を形成する工程と、前記素子分離用溝内および前記ストッパー層上に、前記
絶縁体を堆積させる工程とを有する請求項１記載の半導
体装置の製造方法。
【請求項８】前記第１および第２の耐腐食層を除去した
後、前記ストッパー層を除去する工程を有する請求項７
記載の半導体装置の製造方法。
【請求項９】前記ストッパー層は、窒化シリコンからな
る請求項８記載の半導体装置の製造方法。
【請求項１０】前記ストッパー層を除去する工程は、ホ
ットリン酸を用いた等方性エッチングである請求項９記
載の半導体装置の製造方法。
【請求項１１】半導体基板上に複数の素子形成領域を含
有する半導体装置の製造方法において、前記半導体基板上に犠牲膜を形成する工程と、前記半導体基板の前記犠牲膜が形成された領域内に、前
記素子形成領域を分離するための素子分離用溝を形成す
る工程と、前記素子分離用溝に絶縁体を、一部が前記半導体基板の
基板面上に突出するように埋め込んで素子分離絶縁膜を
形成する工程と、前記素子分離絶縁膜の表面にエッチングを行い、少なく
とも前記素子形成領域端部に形成された前記素子分離絶
縁膜を除去する工程と、全面に、前記絶縁体に比較してエッチング速度の遅い材
料からなる第１の耐腐食層を形成する工程と、全面に、前記第１の耐腐食層に比較してエッチング速度
の遅い材料からなる第２の耐腐食層を形成する工程と、少なくとも１つの素子形成領域上の前記第２の耐腐食層
を選択的に除去して、前記第２の耐腐食層に開口を設け
る工程と、前記開口を介して、前記第１の耐腐食層および前記素子
分離絶縁膜を順次エッチングして除去する工程と、前記第１および第２の耐腐食層を除去する工程と、前記基板面上に突出した前記素子分離絶縁膜を、研磨し
て除去する工程とを有する半導体装置の製造方法。
【請求項１２】前記半導体基板は、素子形成間隔が相対
的に狭い領域と、素子形成間隔が相対的に広い領域とを
含有し、前記第２の耐腐食層に開口を設ける工程は、前記素子形
成間隔が相対的に狭い領域に形成された素子形成領域上
の第２の耐腐食層を、選択的に除去する工程である請求
項１１記載の半導体装置の製造方法。
【請求項１３】前記半導体基板は、シリコン基板からな
り、前記犠牲膜を形成する工程は、前記シリコン基板表面を
熱酸化する工程である請求項１１記載の半導体装置の製
造方法。
【請求項１４】前記素子分離用溝に前記絶縁体を埋め込
む工程は、前記絶縁体の成膜ガスを供給し、前記絶縁体
の一部をエッチングしながら、前記絶縁体を化学気相蒸
着させる工程である請求項１１記載の半導体装置の製造
方法。
【請求項１５】前記絶縁体は、酸化シリコンからなる請
求項１１記載の半導体装置の製造方法。
【請求項１６】前記第１および第２の耐腐食層を形成す
る工程は、流動性の有機塗布膜を塗布して乾燥させる工
程である請求項１１記載の半導体装置の製造方法。
【請求項１７】前記素子分離絶縁膜を形成する工程は、
前記犠牲膜上に、前記絶縁体に比較して研磨速度の遅い
材料からなるストッパー層を形成する工程と、前記素子分離用溝内および前記ストッパー層上に、前記
絶縁体を堆積させる工程とを有する請求項１１記載の半
導体装置の製造方法。
【請求項１８】前記第１および第２の耐腐食層を除去し
た後、前記ストッパー層を除去する工程を有する請求項
１７記載の半導体装置の製造方法。
【請求項１９】前記ストッパー層は、窒化シリコンから
なる請求項１８記載の半導体装置の製造方法。
【請求項２０】前記ストッパー層を除去する工程は、ホ
ットリン酸を用いた等方性エッチングである請求項１９
記載の半導体装置の製造方法。