JP2000232154A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000232154A JP2000232154A JP11033870A JP3387099A JP2000232154A JP 2000232154 A JP2000232154 A JP 2000232154A JP 11033870 A JP11033870 A JP 11033870A JP 3387099 A JP3387099 A JP 3387099A JP 2000232154 A JP2000232154 A JP 2000232154A
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Abstract
(57)【要約】
【課題】 トレンチ素子分離を形成する絶縁膜の研磨の
均一性が高まると、アクティブ面とフィールド面が平坦
化されて合わせマークパターンが無くなる問題を生じ、
これを回避するために、合わせマーク周囲の絶縁膜をマ
スクを用いて除去するには、マスク数、工程数が増加す
るという課題を生じる。 【解決手段】 半導体基板１１にトレンチ素子分離領域
を有し、かつアクティブ領域に研磨時のディッシングを
抑制するダミーパターン２２を備え、かつアクティブ領
域にマスクの合わせマークパターン１６を有する半導体
装置において、合わせマークパターン１６の周囲に溝１
５Ｍが形成され、その溝１５Ｍは、溝１５Ｍ内に埋め込
まれた絶縁膜１８が研磨時にディッシングを起こす範囲
に形成されているものである。
均一性が高まると、アクティブ面とフィールド面が平坦
化されて合わせマークパターンが無くなる問題を生じ、
これを回避するために、合わせマーク周囲の絶縁膜をマ
スクを用いて除去するには、マスク数、工程数が増加す
るという課題を生じる。 【解決手段】 半導体基板１１にトレンチ素子分離領域
を有し、かつアクティブ領域に研磨時のディッシングを
抑制するダミーパターン２２を備え、かつアクティブ領
域にマスクの合わせマークパターン１６を有する半導体
装置において、合わせマークパターン１６の周囲に溝１
５Ｍが形成され、その溝１５Ｍは、溝１５Ｍ内に埋め込
まれた絶縁膜１８が研磨時にディッシングを起こす範囲
に形成されているものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳しくはトレンチ素子分離領域を
有する半導体装置およびその製造方法に関する。
その製造方法に関し、詳しくはトレンチ素子分離領域を
有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】ＳＴＩ（Shallow Trench Isolation）を
形成する従来の技術を、図６〜図８の製造工程図によっ
て説明する。
形成する従来の技術を、図６〜図８の製造工程図によっ
て説明する。
【０００３】図６の（１）に示すように、シリコン基板
１１上にパッド酸化膜１２を例えば１０ｎｍ〜２０ｎｍ
程度の厚さに形成する。その後、化学的気相成長法（Ｃ
ＶＤ法）によって、パッド酸化膜１２上に窒化シリコン
膜１３を例えば１５０ｎｍ〜２００ｎｍ程度の厚さに形
成する。次いで、レジスト塗布およびリソグラフィー技
術によって、窒化シリコン膜１３上にレジスト膜からな
るレジストアクティブパターン１４を形成する。ここ
で、図面中央は孤立したアクティブパターン、例えば合
わせマークパターンが形成されるスクライブ領域１１Ｓ
であり、その一方側はＤＲＡＭ領域１１Ｄであり、その
他方側は回路領域１１Ｃである。
１１上にパッド酸化膜１２を例えば１０ｎｍ〜２０ｎｍ
程度の厚さに形成する。その後、化学的気相成長法（Ｃ
ＶＤ法）によって、パッド酸化膜１２上に窒化シリコン
膜１３を例えば１５０ｎｍ〜２００ｎｍ程度の厚さに形
成する。次いで、レジスト塗布およびリソグラフィー技
術によって、窒化シリコン膜１３上にレジスト膜からな
るレジストアクティブパターン１４を形成する。ここ
で、図面中央は孤立したアクティブパターン、例えば合
わせマークパターンが形成されるスクライブ領域１１Ｓ
であり、その一方側はＤＲＡＭ領域１１Ｄであり、その
他方側は回路領域１１Ｃである。
【０００４】その後、図６の（２）に示すように、窒化
シリコン膜１３およびパッド酸化膜１２をエッチングに
よりパターニングし、さらにレジストアクティブパター
ン１４〔前記図６の（１）参照〕を除去する。
シリコン膜１３およびパッド酸化膜１２をエッチングに
よりパターニングし、さらにレジストアクティブパター
ン１４〔前記図６の（１）参照〕を除去する。
【０００５】次いで、上記窒化シリコン膜１３をマスク
として、シリコン基板１１を深さ３００ｎｍ〜４００ｎ
ｍ程度にエッチングして溝（トレンチ）１５を形成す
る。この溝１５は、ＤＲＡＭ領域１１Ｄの素子分離のた
めの溝１５Ｄや回路領域１１Ｃの素子分離溝１５Ｃ、合
わせマークパターンとなる周辺領域のシリコン基板１１
をエッチングすることにより合わせマークパターン１６
を形成するための溝１５Ｍ等になる。
として、シリコン基板１１を深さ３００ｎｍ〜４００ｎ
ｍ程度にエッチングして溝（トレンチ）１５を形成す
る。この溝１５は、ＤＲＡＭ領域１１Ｄの素子分離のた
めの溝１５Ｄや回路領域１１Ｃの素子分離溝１５Ｃ、合
わせマークパターンとなる周辺領域のシリコン基板１１
をエッチングすることにより合わせマークパターン１６
を形成するための溝１５Ｍ等になる。
【０００６】その後、図６の（３）に示すように、溝１
５の内壁に熱酸化膜（図示省略）を形成し、さらに溝１
５の内部を埋め込む状態に絶縁膜１８、例えば高密度プ
ラズマＣＶＤ膜（以下ＨＤＰ膜という）を堆積する。上
記ＨＤＰ膜はスパッタリングしながらＣＶＤを行うた
め、溝１５のエッジ部分には堆積せず、溝１５の底部と
アクティブ領域上に堆積されるため、最終的な形状はエ
ッジ部分が傾斜する。
５の内壁に熱酸化膜（図示省略）を形成し、さらに溝１
５の内部を埋め込む状態に絶縁膜１８、例えば高密度プ
ラズマＣＶＤ膜（以下ＨＤＰ膜という）を堆積する。上
記ＨＤＰ膜はスパッタリングしながらＣＶＤを行うた
め、溝１５のエッジ部分には堆積せず、溝１５の底部と
アクティブ領域上に堆積されるため、最終的な形状はエ
ッジ部分が傾斜する。
【０００７】次いで、図７の（４）に示すように、レジ
スト塗布およびリソグラフィー技術によって、絶縁膜１
８上にレジスト膜からなるレジストパターン３１を形成
する。このレジストパターン３１は、例えば回路領域１
１Ｃの広いアクティブ領域１１Ｗ上に開口部３２を設け
たものである。その後、図７の（５）に示すように、上
記レジストパターン３１〔前記図７の（４）参照〕をエ
ッチングマスクに用いて、広いアクティブ領域１１Ｗ上
の絶縁膜１８を除去する。
スト塗布およびリソグラフィー技術によって、絶縁膜１
８上にレジスト膜からなるレジストパターン３１を形成
する。このレジストパターン３１は、例えば回路領域１
１Ｃの広いアクティブ領域１１Ｗ上に開口部３２を設け
たものである。その後、図７の（５）に示すように、上
記レジストパターン３１〔前記図７の（４）参照〕をエ
ッチングマスクに用いて、広いアクティブ領域１１Ｗ上
の絶縁膜１８を除去する。
【０００８】その後、図８の（６）に示すように、化学
的機械研磨（以下ＣＭＰという）を用いて絶縁膜１８の
研磨を行う。このとき、ＤＲＡＭ領域１１Ｄや回路領域
１１Ｃは、アクティブ領域の示す割合が素子分離領域の
示す割合より高いため、過剰な研磨を行った場合であっ
ても、研磨ストッパとなる窒化シリコン膜１３により溝
１５に埋め込まれた絶縁膜１８にディッシングが発生す
るのが抑制されるので問題はないが、スクライブ領域１
１Ｓのフィールド部分は研磨ストッパとなる窒化シリコ
ン膜１３の存在する密度が低いため、その周囲の絶縁膜
１８にディッシングが発生して凹んでくる。このため、
合わせマークパターン１６となる部分がその周囲の絶縁
膜１８の表面より突出することになる。
的機械研磨（以下ＣＭＰという）を用いて絶縁膜１８の
研磨を行う。このとき、ＤＲＡＭ領域１１Ｄや回路領域
１１Ｃは、アクティブ領域の示す割合が素子分離領域の
示す割合より高いため、過剰な研磨を行った場合であっ
ても、研磨ストッパとなる窒化シリコン膜１３により溝
１５に埋め込まれた絶縁膜１８にディッシングが発生す
るのが抑制されるので問題はないが、スクライブ領域１
１Ｓのフィールド部分は研磨ストッパとなる窒化シリコ
ン膜１３の存在する密度が低いため、その周囲の絶縁膜
１８にディッシングが発生して凹んでくる。このため、
合わせマークパターン１６となる部分がその周囲の絶縁
膜１８の表面より突出することになる。
【０００９】その後、例えば熱リン酸を用いたウエット
エッチングにより窒化シリコン膜１３を除去する。その
結果、図８の（７）に示すように、ＤＲＡＭ領域１１Ｄ
や回路領域１１Ｃの絶縁膜１８はシリコン基板１１より
も突出した状態に形成される。さらに、例えばフッ酸を
用いたウエットエッチングによりパッド酸化膜１２〔前
記図８の（６）参照〕を除去する。その際、絶縁膜１８
の上層もエッチングされるが、ＤＲＡＭ領域１１Ｄや回
路領域１１Ｃの絶縁膜１８はシリコン基板１１よりも突
出した状態に形成されることに変わりはない。
エッチングにより窒化シリコン膜１３を除去する。その
結果、図８の（７）に示すように、ＤＲＡＭ領域１１Ｄ
や回路領域１１Ｃの絶縁膜１８はシリコン基板１１より
も突出した状態に形成される。さらに、例えばフッ酸を
用いたウエットエッチングによりパッド酸化膜１２〔前
記図８の（６）参照〕を除去する。その際、絶縁膜１８
の上層もエッチングされるが、ＤＲＡＭ領域１１Ｄや回
路領域１１Ｃの絶縁膜１８はシリコン基板１１よりも突
出した状態に形成されることに変わりはない。
【００１０】次いで、図示はしないが、犠牲酸化膜を形
成し、ウエルを形成するためのイオン注入、しきい値を
調整するためのイオン注入等を行った後、犠牲酸化膜を
例えばフッ酸を用いたウエットエッチングにより除去す
る。その際、絶縁膜１８の上層もエッチングされる。
成し、ウエルを形成するためのイオン注入、しきい値を
調整するためのイオン注入等を行った後、犠牲酸化膜を
例えばフッ酸を用いたウエットエッチングにより除去す
る。その際、絶縁膜１８の上層もエッチングされる。
【００１１】その結果、図８の（８）に示すように、ス
クライブ領域１１Ｓに形成された合わせマークパターン
１６の周囲の絶縁膜１８は低く形成される。すなわち、
合わせマークパターン１６はその周囲の絶縁膜１８より
も突出した状態に形成される。一方、ＤＲＡＭ領域１１
Ｄ、回路領域１１Ｃには、溝１５に絶縁膜１８が埋め込
まれて形成される素子分離領域２１が形成されるが、溝
端部の絶縁膜１８がエッチングされて窪み１９が形成さ
れる問題が発生する。この窪み１９が形成されると、そ
の後のゲート電極層を形成し、エッチングによりパター
ニングした際に、窪み１９の部分にゲート電極層のエッ
チング残りが発生してショートの原因となる。
クライブ領域１１Ｓに形成された合わせマークパターン
１６の周囲の絶縁膜１８は低く形成される。すなわち、
合わせマークパターン１６はその周囲の絶縁膜１８より
も突出した状態に形成される。一方、ＤＲＡＭ領域１１
Ｄ、回路領域１１Ｃには、溝１５に絶縁膜１８が埋め込
まれて形成される素子分離領域２１が形成されるが、溝
端部の絶縁膜１８がエッチングされて窪み１９が形成さ
れる問題が発生する。この窪み１９が形成されると、そ
の後のゲート電極層を形成し、エッチングによりパター
ニングした際に、窪み１９の部分にゲート電極層のエッ
チング残りが発生してショートの原因となる。
【００１２】上記製造方法では、ＣＭＰの特性により、
チップ内の面積率によって埋め込み膜の段差が生じ、最
終的にＤＲＡＭ領域１１Ｄでは絶縁膜１８の段差が高く
なり、孤立領域のスクライブ領域１１Ｓでは段差が低く
なる。このため、ＣＭＰの研磨のばらつきを抑えるため
に、回路内にダミーパターンを配置して、ＣＭＰ時の均
一性を高める方法が提案されている。
チップ内の面積率によって埋め込み膜の段差が生じ、最
終的にＤＲＡＭ領域１１Ｄでは絶縁膜１８の段差が高く
なり、孤立領域のスクライブ領域１１Ｓでは段差が低く
なる。このため、ＣＭＰの研磨のばらつきを抑えるため
に、回路内にダミーパターンを配置して、ＣＭＰ時の均
一性を高める方法が提案されている。
【００１３】
【発明が解決しようとする課題】しかしながら、均一性
が向上するとその後のゲートの加工において、アクティ
ブパターンとゲートパターンとの層合わせが困難になる
という問題が新たに生じる。これは、アクティブ面とフ
ィールド面とが限りなく平坦化されてしまうため、アク
ティブパターンの信号が拾えなくなるためである。これ
を回避するためには、図９に示すように、合わせマーク
パターン１６があるスクライブライン１１Ｓ上のフィー
ルド部分に埋め込まれた絶縁膜を、マスクを用いて除去
する工程が必要であった。このマスクはアクティブ反転
パターンで形成されており、広いアクティブパターン上
の絶縁膜を除去する工程と同時に行うことができる。そ
してこの状態では、ＳＴＩの段差がそのまま残っている
ので、ＣＭＰ時に溝１５の底部にスラリー５１が残る問
題があった。
が向上するとその後のゲートの加工において、アクティ
ブパターンとゲートパターンとの層合わせが困難になる
という問題が新たに生じる。これは、アクティブ面とフ
ィールド面とが限りなく平坦化されてしまうため、アク
ティブパターンの信号が拾えなくなるためである。これ
を回避するためには、図９に示すように、合わせマーク
パターン１６があるスクライブライン１１Ｓ上のフィー
ルド部分に埋め込まれた絶縁膜を、マスクを用いて除去
する工程が必要であった。このマスクはアクティブ反転
パターンで形成されており、広いアクティブパターン上
の絶縁膜を除去する工程と同時に行うことができる。そ
してこの状態では、ＳＴＩの段差がそのまま残っている
ので、ＣＭＰ時に溝１５の底部にスラリー５１が残る問
題があった。
【００１４】また、工程簡略化のために、広いアクティ
ブ領域上の絶縁膜を除去する工程を省略しても、合わせ
マークを形成する必要があるため、合わせマークがある
スクライブライン上のフィールド部分に埋め込まれた絶
縁膜を、マスクを用いて除去する工程は必要であり、マ
スク増は避けられない。
ブ領域上の絶縁膜を除去する工程を省略しても、合わせ
マークを形成する必要があるため、合わせマークがある
スクライブライン上のフィールド部分に埋め込まれた絶
縁膜を、マスクを用いて除去する工程は必要であり、マ
スク増は避けられない。
【００１５】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびその製造方法で
ある。
決するためになされた半導体装置およびその製造方法で
ある。
【００１６】本発明の半導体装置は、半導体基板にトレ
ンチ素子分離領域を有し、かつアクティブ領域に研磨時
のディッシングを抑制するダミーパターンを有し、かつ
アクティブ領域にマスクの合わせマークパターンを有す
る半導体装置において、合わせマークパターンの周囲に
は溝が形成され、その溝は、溝内に埋め込まれた絶縁膜
を研磨した時にその絶縁膜がディッシングが起こす範囲
に形成されているものである。
ンチ素子分離領域を有し、かつアクティブ領域に研磨時
のディッシングを抑制するダミーパターンを有し、かつ
アクティブ領域にマスクの合わせマークパターンを有す
る半導体装置において、合わせマークパターンの周囲に
は溝が形成され、その溝は、溝内に埋め込まれた絶縁膜
を研磨した時にその絶縁膜がディッシングが起こす範囲
に形成されているものである。
【００１７】上記半導体装置では、合わせマークパター
ンの周囲には溝が形成され、その溝が、溝内に埋め込ま
れた絶縁膜を研磨した時にその絶縁膜がディッシングが
起こす範囲に形成されていることから、合わせマークパ
ターンはその周囲の絶縁膜の表面よりも突出した状態に
形成されている。したがって、合わせマークパターンに
よりマスク合わせを容易に行える。
ンの周囲には溝が形成され、その溝が、溝内に埋め込ま
れた絶縁膜を研磨した時にその絶縁膜がディッシングが
起こす範囲に形成されていることから、合わせマークパ
ターンはその周囲の絶縁膜の表面よりも突出した状態に
形成されている。したがって、合わせマークパターンに
よりマスク合わせを容易に行える。
【００１８】本発明の半導体装置の製造方法は、半導体
基板のエッチング、半導体基板上への絶縁膜の堆積およ
び絶縁膜の研磨により、半導体基板にトレンチ素子分離
領域と、研磨時のディッシングを抑制するダミーパター
ンと、マスクの合わせマークパターンとを同時に形成す
る半導体装置の製造方法において、合わせマークパター
ンはその周囲に溝を設けることで形成し、溝内に埋め込
まれた絶縁膜が研磨時にディッシングが起こす範囲に、
その溝を形成することを特徴としている。
基板のエッチング、半導体基板上への絶縁膜の堆積およ
び絶縁膜の研磨により、半導体基板にトレンチ素子分離
領域と、研磨時のディッシングを抑制するダミーパター
ンと、マスクの合わせマークパターンとを同時に形成す
る半導体装置の製造方法において、合わせマークパター
ンはその周囲に溝を設けることで形成し、溝内に埋め込
まれた絶縁膜が研磨時にディッシングが起こす範囲に、
その溝を形成することを特徴としている。
【００１９】上記半導体装置の製造方法では、合わせマ
ークパターンはその周囲に溝を設けることで形成し、溝
内に埋め込まれた絶縁膜が研磨時にディッシングが起こ
す範囲に、その溝を形成することから、絶縁膜を研磨し
た時に合わせマークパターンはその周囲より突出した状
態になる。そのため、その合わせマークパターンを用い
てマスク合わせが容易に行える。
ークパターンはその周囲に溝を設けることで形成し、溝
内に埋め込まれた絶縁膜が研磨時にディッシングが起こ
す範囲に、その溝を形成することから、絶縁膜を研磨し
た時に合わせマークパターンはその周囲より突出した状
態になる。そのため、その合わせマークパターンを用い
てマスク合わせが容易に行える。
【００２０】
【発明の実施の形態】本発明の半導体装置に係わる実施
の形態の一例を、図１の概略構成断面図によって説明す
る。
の形態の一例を、図１の概略構成断面図によって説明す
る。
【００２１】図１に示すように、半導体基板（例えばシ
リコン基板）１１は、例えば図面中央がスクライブ領域
１１Ｓとなっていて、その一方側がＤＲＡＭ領域１１Ｄ
となっていて、その他方側が回路領域１１Ｃとなってい
る。その半導体基板１１には、深さ３００ｎｍ〜４００
ｎｍ程度のトレンチ素子分離を形成するための溝（トレ
ンチ）１５が形成されている。この溝１５は、ＤＲＡＭ
領域１１Ｄや回路領域１１Ｃの素子分離溝、合わせマー
クパターンとなる周囲領域の半導体基板１１をエッチン
グすることにより合わせマークパターン１６を形成する
ための溝、広い状態のアクティブ領域を回避するための
ダミーパターンを形成するための溝等である。以下、ア
クティブ領域とは、溝１５で分離された半導体基板１１
の部分をいう。
リコン基板）１１は、例えば図面中央がスクライブ領域
１１Ｓとなっていて、その一方側がＤＲＡＭ領域１１Ｄ
となっていて、その他方側が回路領域１１Ｃとなってい
る。その半導体基板１１には、深さ３００ｎｍ〜４００
ｎｍ程度のトレンチ素子分離を形成するための溝（トレ
ンチ）１５が形成されている。この溝１５は、ＤＲＡＭ
領域１１Ｄや回路領域１１Ｃの素子分離溝、合わせマー
クパターンとなる周囲領域の半導体基板１１をエッチン
グすることにより合わせマークパターン１６を形成する
ための溝、広い状態のアクティブ領域を回避するための
ダミーパターンを形成するための溝等である。以下、ア
クティブ領域とは、溝１５で分離された半導体基板１１
の部分をいう。
【００２２】上記溝１５の内壁には熱酸化膜（図示省
略）が形成され、さらに溝１５の内部には絶縁膜１８が
埋め込まれている。この絶縁膜１８は、例えばＨＤＰ膜
で形成されている。
略）が形成され、さらに溝１５の内部には絶縁膜１８が
埋め込まれている。この絶縁膜１８は、例えばＨＤＰ膜
で形成されている。
【００２３】この絶縁膜１８は、研磨により発生したデ
ィッシングによって、スクライブライン領域１１Ｓに形
成される合わせマークパターン１６の周囲で凹んでい
る。すなわち、合わせマークパターン１６の周囲には溝
１５（１５Ｍ）が形成され、その溝１５Ｍは、溝１５Ｍ
内に埋め込まれた絶縁膜１８を研磨した時にその絶縁膜
１８がディッシングが起こす範囲に形成されている。例
えば、ＤＲＡＭ領域１１Ｄのアクティブ領域の幅Ｗａが
０．２５μｍ程度の場合、溝１５Ｍの幅Ｗｔは、例えば
１０μｍ以上、好ましくは５０μｍ以上に形成されてい
る。したがって、合わせマークパターン１６は、その周
囲の絶縁膜１８より突出した状態に形成されている。そ
の合わせマークパターン１６の突出高さｈは、その周囲
の絶縁膜１８の表面より１５ｎｍ以上２００ｎｍ以下の
高さを有している。
ィッシングによって、スクライブライン領域１１Ｓに形
成される合わせマークパターン１６の周囲で凹んでい
る。すなわち、合わせマークパターン１６の周囲には溝
１５（１５Ｍ）が形成され、その溝１５Ｍは、溝１５Ｍ
内に埋め込まれた絶縁膜１８を研磨した時にその絶縁膜
１８がディッシングが起こす範囲に形成されている。例
えば、ＤＲＡＭ領域１１Ｄのアクティブ領域の幅Ｗａが
０．２５μｍ程度の場合、溝１５Ｍの幅Ｗｔは、例えば
１０μｍ以上、好ましくは５０μｍ以上に形成されてい
る。したがって、合わせマークパターン１６は、その周
囲の絶縁膜１８より突出した状態に形成されている。そ
の合わせマークパターン１６の突出高さｈは、その周囲
の絶縁膜１８の表面より１５ｎｍ以上２００ｎｍ以下の
高さを有している。
【００２４】一方、ＤＲＡＭ領域１１Ｄには、溝１５
（１５Ｄ）に絶縁膜１８が埋め込まれて形成される素子
分離領域２１が形成され、回路領域１１Ｃの広いアクテ
ィブ領域には溝１５（１５Ｃ）に絶縁膜１８が埋め込ま
れて形成される素子分離領域２１により分離されたダミ
ーパターン２２が形成されている。
（１５Ｄ）に絶縁膜１８が埋め込まれて形成される素子
分離領域２１が形成され、回路領域１１Ｃの広いアクテ
ィブ領域には溝１５（１５Ｃ）に絶縁膜１８が埋め込ま
れて形成される素子分離領域２１により分離されたダミ
ーパターン２２が形成されている。
【００２５】さらに、アクティブ領域にはゲート絶縁膜
（図示省略）が形成されていて、ゲート電極となるポリ
シリコン、タングステンシリサイド層からなるゲート電
極層２３が形成されている。このような状態であって
も、合わせマークパターン１６の部分はアクティブ面と
フィールド面で段差が生じているので、ゲート電極層２
３上からであっても合わせマークパターン１６の信号を
読み取ることが可能になる。
（図示省略）が形成されていて、ゲート電極となるポリ
シリコン、タングステンシリサイド層からなるゲート電
極層２３が形成されている。このような状態であって
も、合わせマークパターン１６の部分はアクティブ面と
フィールド面で段差が生じているので、ゲート電極層２
３上からであっても合わせマークパターン１６の信号を
読み取ることが可能になる。
【００２６】上記説明したように、合わせマークのパタ
ーン１６の周囲を、例えば少なくとも数十μｍのフィー
ルド（絶縁膜１８）で覆う。広いフィールドで囲まれて
いれば、合わせマークパターン１６の形状には特に制約
はない。長方形でもよいし、十字型やボックス型でもよ
い。一方、回路領域１１Ｃ内のアクティブ領域の広い部
分にはダミーパターン２２が形成されている必要があ
る。
ーン１６の周囲を、例えば少なくとも数十μｍのフィー
ルド（絶縁膜１８）で覆う。広いフィールドで囲まれて
いれば、合わせマークパターン１６の形状には特に制約
はない。長方形でもよいし、十字型やボックス型でもよ
い。一方、回路領域１１Ｃ内のアクティブ領域の広い部
分にはダミーパターン２２が形成されている必要があ
る。
【００２７】上記半導体装置では、合わせマークパター
ン１６の周囲には溝１５Ｍが形成され、その溝１５Ｍ
が、溝１５Ｍ内に埋め込まれた絶縁膜１８を研磨した時
にその絶縁膜１８がディッシングが起こす範囲に形成さ
れていることから、合わせマークパターン１６はその周
囲の絶縁膜１８の表面よりも突出した状態に形成されて
いる。したがって、合わせマークパターン１６を読み取
ってマスクの合わせを十分に行うことが可能になってい
る。
ン１６の周囲には溝１５Ｍが形成され、その溝１５Ｍ
が、溝１５Ｍ内に埋め込まれた絶縁膜１８を研磨した時
にその絶縁膜１８がディッシングが起こす範囲に形成さ
れていることから、合わせマークパターン１６はその周
囲の絶縁膜１８の表面よりも突出した状態に形成されて
いる。したがって、合わせマークパターン１６を読み取
ってマスクの合わせを十分に行うことが可能になってい
る。
【００２８】次に、パターンの一例を、図２の（１）に
示すレイアウト図および（２）に示す断面図によって説
明する。図２では、前記図１によって示した構成部品と
同様のものには同一符号を付与した。
示すレイアウト図および（２）に示す断面図によって説
明する。図２では、前記図１によって示した構成部品と
同様のものには同一符号を付与した。
【００２９】図２に示すように、ＤＲＡＭ領域１１Ｄに
は、素子分離領域を形成する溝１５Ｄに埋め込まれた絶
縁膜１８によって複数のメモリセルが形成されるＤＲＡ
Ｍ領域１１Ｄが分離されている。また、スクライブ領域
１１Ｓには、溝１５Ｍ内に形成された絶縁膜１８がディ
ッシングされることによってマスクの合わせパターン１
６が形成されている。さらに、回路領域１１Ｃには、絶
縁膜１８を研磨したときにディッシングが発生するのを
防止するためのダミーパターン２２を形成する溝１５Ｃ
に埋め込まれた絶縁膜１８によって複数のダミーパター
ン２２が分離されている。
は、素子分離領域を形成する溝１５Ｄに埋め込まれた絶
縁膜１８によって複数のメモリセルが形成されるＤＲＡ
Ｍ領域１１Ｄが分離されている。また、スクライブ領域
１１Ｓには、溝１５Ｍ内に形成された絶縁膜１８がディ
ッシングされることによってマスクの合わせパターン１
６が形成されている。さらに、回路領域１１Ｃには、絶
縁膜１８を研磨したときにディッシングが発生するのを
防止するためのダミーパターン２２を形成する溝１５Ｃ
に埋め込まれた絶縁膜１８によって複数のダミーパター
ン２２が分離されている。
【００３０】次に、本発明の半導体装置の製造方法に係
わる実施の形態の一例を、図３〜図５の製造工程図によ
って説明する。
わる実施の形態の一例を、図３〜図５の製造工程図によ
って説明する。
【００３１】図３の（１）に示すように、半導体基板１
１上にパッド酸化膜１２を例えば１０ｎｍ〜２０ｎｍ程
度の厚さに形成する。その後、化学的気相成長法（ＣＶ
Ｄ法）によって、パッド酸化膜１２上に窒化シリコン膜
１３を例えば１５０ｎｍ〜２００ｎｍ程度の厚さに形成
する。
１上にパッド酸化膜１２を例えば１０ｎｍ〜２０ｎｍ程
度の厚さに形成する。その後、化学的気相成長法（ＣＶ
Ｄ法）によって、パッド酸化膜１２上に窒化シリコン膜
１３を例えば１５０ｎｍ〜２００ｎｍ程度の厚さに形成
する。
【００３２】次いで図３の（２）に示すように、レジス
ト塗布およびリソグラフィー技術によって、窒化シリコ
ン膜１３上にレジスト膜からなるレジストアクティブパ
ターン１４を形成する。ここで、図面中央はスクライブ
領域１１Ｓであり、その一方側はＤＲＡＭ領域１１Ｄで
あり、その他方側は回路領域１１Ｃである。
ト塗布およびリソグラフィー技術によって、窒化シリコ
ン膜１３上にレジスト膜からなるレジストアクティブパ
ターン１４を形成する。ここで、図面中央はスクライブ
領域１１Ｓであり、その一方側はＤＲＡＭ領域１１Ｄで
あり、その他方側は回路領域１１Ｃである。
【００３３】その後、図３の（３）に示すように、窒化
シリコン膜１３およびパッド酸化膜１２をエッチングに
よりパターニングし、さらにレジストアクティブパター
ン１４〔前記図３の（２）参照〕を除去する。
シリコン膜１３およびパッド酸化膜１２をエッチングに
よりパターニングし、さらにレジストアクティブパター
ン１４〔前記図３の（２）参照〕を除去する。
【００３４】次いで、図４の（４）に示すように、上記
窒化シリコン膜１３をマスクとして、半導体基板１１を
深さ３００ｎｍ〜４００ｎｍ程度にエッチングして溝
（トレンチ）１５を形成する。この溝１５は、ＤＲＡＭ
領域１１Ｄの素子分離のための溝１５Ｄや回路領域１１
Ｃの素子分離のための溝１５Ｃ、合わせマークパターン
となる周辺領域の半導体基板１１をエッチングすること
により合わせマークパターン１６を形成するための溝１
５Ｍ、広い状態のアクティブ領域を回避するためのダミ
ーパターンを形成する溝１５Ｃ等になる。上記溝１５Ｍ
は、その溝１５Ｍ内に埋め込まれる絶縁膜（図示省略）
が研磨されたときにディッシングが起こす幅に形成する
例えば、ＤＲＡＭ領域１１Ｄのアクティブ領域の幅Ｗａ
が０．２５μｍ程度の場合、溝１５Ｍの幅Ｗｔは、例え
ば１０μｍ以上、好ましくは５０μｍ以上に形成する。
窒化シリコン膜１３をマスクとして、半導体基板１１を
深さ３００ｎｍ〜４００ｎｍ程度にエッチングして溝
（トレンチ）１５を形成する。この溝１５は、ＤＲＡＭ
領域１１Ｄの素子分離のための溝１５Ｄや回路領域１１
Ｃの素子分離のための溝１５Ｃ、合わせマークパターン
となる周辺領域の半導体基板１１をエッチングすること
により合わせマークパターン１６を形成するための溝１
５Ｍ、広い状態のアクティブ領域を回避するためのダミ
ーパターンを形成する溝１５Ｃ等になる。上記溝１５Ｍ
は、その溝１５Ｍ内に埋め込まれる絶縁膜（図示省略）
が研磨されたときにディッシングが起こす幅に形成する
例えば、ＤＲＡＭ領域１１Ｄのアクティブ領域の幅Ｗａ
が０．２５μｍ程度の場合、溝１５Ｍの幅Ｗｔは、例え
ば１０μｍ以上、好ましくは５０μｍ以上に形成する。
【００３５】その後、図４の（５）に示すように、溝１
５の内壁に熱酸化膜（図示省略）を形成し、さらに溝１
５の内部を埋め込む状態に絶縁膜１８、例えばＨＤＰ膜
を堆積する。上記ＨＤＰ膜はスパッタリングしながらＣ
ＶＤを行うために、溝１５のエッジ部分には堆積せず、
溝１５の底部とアクティブ領域上に堆積されるため、最
終的な形状はエッジ部分が傾斜する。
５の内壁に熱酸化膜（図示省略）を形成し、さらに溝１
５の内部を埋め込む状態に絶縁膜１８、例えばＨＤＰ膜
を堆積する。上記ＨＤＰ膜はスパッタリングしながらＣ
ＶＤを行うために、溝１５のエッジ部分には堆積せず、
溝１５の底部とアクティブ領域上に堆積されるため、最
終的な形状はエッジ部分が傾斜する。
【００３６】次いで、図４の（６）に示すように、化学
的機械研磨（以下ＣＭＰという）を用いて研磨を行う。
このとき、ＤＲＡＭ領域１１Ｄや回路領域１１Ｃは、ア
クティブ領域の示す割合が素子分離領域の示す割合より
高いため、過剰な研磨を行った場合であっても、研磨ス
トッパとなる窒化シリコン膜により溝に埋め込まれた絶
縁膜１８にディッシングが発生するのが抑制されるので
問題はないが、スクライブ領域１１Ｓのフィールド部分
は研磨ストッパとなる窒化シリコン膜の存在する密度が
低いため、絶縁膜１８にディッシングが発生して凹んで
くる。このため、合わせマークパターン１６となる部分
がその周囲の絶縁膜１８の表面より突出することにな
る。
的機械研磨（以下ＣＭＰという）を用いて研磨を行う。
このとき、ＤＲＡＭ領域１１Ｄや回路領域１１Ｃは、ア
クティブ領域の示す割合が素子分離領域の示す割合より
高いため、過剰な研磨を行った場合であっても、研磨ス
トッパとなる窒化シリコン膜により溝に埋め込まれた絶
縁膜１８にディッシングが発生するのが抑制されるので
問題はないが、スクライブ領域１１Ｓのフィールド部分
は研磨ストッパとなる窒化シリコン膜の存在する密度が
低いため、絶縁膜１８にディッシングが発生して凹んで
くる。このため、合わせマークパターン１６となる部分
がその周囲の絶縁膜１８の表面より突出することにな
る。
【００３７】その後、例えば熱リン酸を用いたウエット
エッチングにより窒化シリコン膜１３を除去する。その
結果、ＤＲＡＭ領域１１Ｄや回路領域１１Ｃの絶縁膜１
８は半導体基板１１よりも突出した状態に形成される。
さらに、例えばフッ酸を用いたウエットエッチングによ
りパッド酸化膜１２を除去する。その際、絶縁膜１８の
上層もエッチングされるが、図５の（７）に示すよう
に、ＤＲＡＭ領域１１Ｄや回路領域１１Ｃの絶縁膜１８
は半導体基板１１よりも突出した状態に形成されること
に変わりはない。
エッチングにより窒化シリコン膜１３を除去する。その
結果、ＤＲＡＭ領域１１Ｄや回路領域１１Ｃの絶縁膜１
８は半導体基板１１よりも突出した状態に形成される。
さらに、例えばフッ酸を用いたウエットエッチングによ
りパッド酸化膜１２を除去する。その際、絶縁膜１８の
上層もエッチングされるが、図５の（７）に示すよう
に、ＤＲＡＭ領域１１Ｄや回路領域１１Ｃの絶縁膜１８
は半導体基板１１よりも突出した状態に形成されること
に変わりはない。
【００３８】次いで、図示はしないが、犠牲酸化膜を形
成し、ウエルを形成するためのイオン注入、しきい値を
調整するためのイオン注入等を行った後、犠牲酸化膜を
例えばフッ酸を用いたウエットエッチングにより除去す
る。その際、絶縁膜１８の上層もエッチングされる。
成し、ウエルを形成するためのイオン注入、しきい値を
調整するためのイオン注入等を行った後、犠牲酸化膜を
例えばフッ酸を用いたウエットエッチングにより除去す
る。その際、絶縁膜１８の上層もエッチングされる。
【００３９】その結果、図５の（８）に示すように、ス
クライブ領域１１Ｓに形成された合わせマークパターン
１６の周囲の絶縁膜１８は低く形成される。すなわち、
合わせマークパターン１６はその周囲の絶縁膜１８より
も突出した状態に形成される。合わせマークパターン１
６の突出高さｈは、その周囲の絶縁膜１８の表面より１
５ｎｍ以上２００ｎｍ以下の高さを有している。
クライブ領域１１Ｓに形成された合わせマークパターン
１６の周囲の絶縁膜１８は低く形成される。すなわち、
合わせマークパターン１６はその周囲の絶縁膜１８より
も突出した状態に形成される。合わせマークパターン１
６の突出高さｈは、その周囲の絶縁膜１８の表面より１
５ｎｍ以上２００ｎｍ以下の高さを有している。
【００４０】一方、ＤＲＡＭ領域１１Ｄには、溝１５に
絶縁膜１８が埋め込まれて形成される素子分離領域２１
が形成され、回路領域１１Ｃの広いアクティブ領域には
溝１５に絶縁膜１８が埋め込まれて分離されるダミーパ
ターン２２が形成される。
絶縁膜１８が埋め込まれて形成される素子分離領域２１
が形成され、回路領域１１Ｃの広いアクティブ領域には
溝１５に絶縁膜１８が埋め込まれて分離されるダミーパ
ターン２２が形成される。
【００４１】その後、ゲート酸化膜（図示省略）を形成
する。さらに、図５の（９）に示すように、ゲート電極
となるポリシリコン、タングステンシリサイド層からな
るゲート電極層２３を形成すると、合わせマークパター
ン１６の部分はアクティブ面とフィールド面で段差が生
じているので、ゲート電極層２３上からであっても合わ
せマークパターン１６の信号を読み取ることが可能にな
る。
する。さらに、図５の（９）に示すように、ゲート電極
となるポリシリコン、タングステンシリサイド層からな
るゲート電極層２３を形成すると、合わせマークパター
ン１６の部分はアクティブ面とフィールド面で段差が生
じているので、ゲート電極層２３上からであっても合わ
せマークパターン１６の信号を読み取ることが可能にな
る。
【００４２】上記半導体装置の製造方法では、合わせマ
ークパターン１６はその周囲に溝１５Ｍを設けることで
形成し、溝１５Ｍ内に埋め込まれた絶縁膜１８が研磨時
にディッシングが起こす範囲に、その溝１５Ｍを形成す
ることから、絶縁膜１８を研磨した時に合わせマークパ
ターン１６はその周囲の絶縁膜１８の表面より突出した
状態になる。そのため、その合わせマークパターン１６
を用いてマスク合わせが容易に行える。
ークパターン１６はその周囲に溝１５Ｍを設けることで
形成し、溝１５Ｍ内に埋め込まれた絶縁膜１８が研磨時
にディッシングが起こす範囲に、その溝１５Ｍを形成す
ることから、絶縁膜１８を研磨した時に合わせマークパ
ターン１６はその周囲の絶縁膜１８の表面より突出した
状態になる。そのため、その合わせマークパターン１６
を用いてマスク合わせが容易に行える。
【００４３】
【発明の効果】以上、説明したように本発明の半導体装
置によれば、合わせマークパターンの周囲には溝が形成
され、その溝が、溝内に埋め込まれた絶縁膜を研磨した
時にその絶縁膜がディッシングが起こす範囲に形成され
ているので、合わせマークパターンはその周囲の絶縁膜
の表面よりも突出した状態になっている。したがって、
合わせマークパターンによりマスク合わせを容易に行え
る。よって、アクティブパターンと上層のパターンとを
確実に合わせることができるので、合わせずれによる歩
留り低下を回避することができる。また、アクティブ領
域の面積率によらず、チップ内が平坦化されているの
で、素子特性ばらつきが抑制することができる。
置によれば、合わせマークパターンの周囲には溝が形成
され、その溝が、溝内に埋め込まれた絶縁膜を研磨した
時にその絶縁膜がディッシングが起こす範囲に形成され
ているので、合わせマークパターンはその周囲の絶縁膜
の表面よりも突出した状態になっている。したがって、
合わせマークパターンによりマスク合わせを容易に行え
る。よって、アクティブパターンと上層のパターンとを
確実に合わせることができるので、合わせずれによる歩
留り低下を回避することができる。また、アクティブ領
域の面積率によらず、チップ内が平坦化されているの
で、素子特性ばらつきが抑制することができる。
【００４４】本発明の半導体装置の製造方法によれば、
合わせマークパターンはその周囲に溝を設けることで形
成し、溝内に埋め込まれた絶縁膜が研磨時にディッシン
グが起こす範囲に、その溝を形成するので、絶縁膜を研
磨した時に合わせマークパターンはその周囲より突出し
た状態に形成できる。そのため、その合わせマークパタ
ーンを用いてマスク合わせが容易に行える。よって、反
転マスクを使用しないため、マスク製造にかかるコスト
を削減することができ、露光装置使用にかかるコストを
大幅に削減することができる。また、アクティブパター
ンと上層のパターンとを確実に合わせることができるの
で、合わせずれによる歩留り低下を回避することができ
る。またアクティブ領域の面積率によらず、チップ内が
平坦化されているので、素子特性ばらつきが抑制するこ
とができる。さらに、付加工程が全くないので、工程の
簡略化にともなう低コスト化が期待できる。
合わせマークパターンはその周囲に溝を設けることで形
成し、溝内に埋め込まれた絶縁膜が研磨時にディッシン
グが起こす範囲に、その溝を形成するので、絶縁膜を研
磨した時に合わせマークパターンはその周囲より突出し
た状態に形成できる。そのため、その合わせマークパタ
ーンを用いてマスク合わせが容易に行える。よって、反
転マスクを使用しないため、マスク製造にかかるコスト
を削減することができ、露光装置使用にかかるコストを
大幅に削減することができる。また、アクティブパター
ンと上層のパターンとを確実に合わせることができるの
で、合わせずれによる歩留り低下を回避することができ
る。またアクティブ領域の面積率によらず、チップ内が
平坦化されているので、素子特性ばらつきが抑制するこ
とができる。さらに、付加工程が全くないので、工程の
簡略化にともなう低コスト化が期待できる。
【図１】本発明の半導体装置に係わる実施の形態の一例
を示す概略構成断面図である。
を示す概略構成断面図である。
【図２】パターンの一例を説明するレイアウト図であ
る。
る。
【図３】本発明の半導体装置の製造方法に係わる実施の
形態の一例を示す製造工程図である。
形態の一例を示す製造工程図である。
【図４】本発明の半導体装置の製造方法に係わる実施の
形態の一例を示す製造工程図（続き）である。
形態の一例を示す製造工程図（続き）である。
【図５】本発明の半導体装置の製造方法に係わる実施の
形態の一例を示す製造工程図（続き）である。
形態の一例を示す製造工程図（続き）である。
【図６】従来の技術の一例を示す製造工程図である。
【図７】従来の技術の一例を示す製造工程図（続き）で
ある。
ある。
【図８】従来の技術の一例を示す製造工程図（続き）で
ある。
ある。
【図９】従来の技術に係わる課題の説明図である。
１１…半導体基板、１５（１５Ｄ，１５Ｍ，１５Ｃ）…
溝、１６…合わせマークパターン、２２…ダミーパター
ン
溝、１６…合わせマークパターン、２２…ダミーパター
ン
Claims (4)
- 【請求項１】 半導体基板にトレンチ素子分離領域を有
し、かつアクティブ領域に研磨時のディッシングを抑制
するダミーパターンを備え、かつアクティブ領域にマス
クの合わせマークパターンを有する半導体装置におい
て、 前記合わせマークパターンの周囲に溝が形成され、 前記溝は、前記溝内に埋め込まれた絶縁膜が前記研磨時
にディッシングを起こす範囲に形成されていることを特
徴とする半導体装置。 - 【請求項２】 前記研磨後の前記合わせマークパターン
は、その周囲の絶縁膜表面より１５ｎｍ以上２００ｎｍ
以下の高さを有することを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 半導体基板のエッチング、前記半導体基
板上への絶縁膜の堆積および前記絶縁膜の研磨により、
前記半導体基板に、トレンチ素子分離領域、研磨時のデ
ィッシングを抑制するダミーパターンおよびマスクの合
わせマークパターンを同時に形成する半導体装置の製造
方法において、 前記合わせマークパターンはその周囲に溝を設けること
で形成し、 前記溝内に埋め込まれた絶縁膜が前記研磨時にディッシ
ングが起こす範囲に前記溝を形成することを特徴とする
半導体装置の製造方法。 - 【請求項４】 前記研磨によって生じる前記合わせマー
クパターンの周囲の絶縁膜に起こるディッシングによっ
て、前記合わせマークパターンをその周囲の絶縁膜表面
より１５ｎｍ以上２００ｎｍ以下の高さに形成すること
を特徴とする請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11033870A JP2000232154A (ja) | 1999-02-12 | 1999-02-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11033870A JP2000232154A (ja) | 1999-02-12 | 1999-02-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000232154A true JP2000232154A (ja) | 2000-08-22 |
Family
ID=12398560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11033870A Pending JP2000232154A (ja) | 1999-02-12 | 1999-02-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000232154A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002009176A2 (de) * | 2000-07-26 | 2002-01-31 | Infineon Technologies Ag | Verfahren zum aufbringen von justiermarken auf einer halbleiterscheibe |
| KR100421656B1 (ko) * | 2001-12-28 | 2004-03-11 | 동부전자 주식회사 | 반도체 소자의 제조 방법 |
| JP2004511086A (ja) * | 2000-09-05 | 2004-04-08 | モトローラ・インコーポレイテッド | マイクロ電子デバイスにおける均一な研磨の方法 |
| KR20190054911A (ko) * | 2017-11-14 | 2019-05-22 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 구조체 및 그 제조 방법 |
| US11211388B2 (en) | 2017-11-14 | 2021-12-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Array boundfary structure to reduce dishing |
| US12127399B2 (en) | 2023-05-25 | 2024-10-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Array boundary structure to reduce dishing |
-
1999
- 1999-02-12 JP JP11033870A patent/JP2000232154A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002009176A2 (de) * | 2000-07-26 | 2002-01-31 | Infineon Technologies Ag | Verfahren zum aufbringen von justiermarken auf einer halbleiterscheibe |
| WO2002009176A3 (de) * | 2000-07-26 | 2002-05-10 | Infineon Technologies Ag | Verfahren zum aufbringen von justiermarken auf einer halbleiterscheibe |
| US6764954B2 (en) | 2000-07-26 | 2004-07-20 | Infineon Technologies Ag | Application of alignment marks to wafer |
| JP2004511086A (ja) * | 2000-09-05 | 2004-04-08 | モトローラ・インコーポレイテッド | マイクロ電子デバイスにおける均一な研磨の方法 |
| KR100421656B1 (ko) * | 2001-12-28 | 2004-03-11 | 동부전자 주식회사 | 반도체 소자의 제조 방법 |
| KR20190054911A (ko) * | 2017-11-14 | 2019-05-22 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 구조체 및 그 제조 방법 |
| TWI690059B (zh) * | 2017-11-14 | 2020-04-01 | 台灣積體電路製造股份有限公司 | 半導體結構及其製造方法 |
| KR102167959B1 (ko) | 2017-11-14 | 2020-10-21 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 구조체 및 그 제조 방법 |
| US11211388B2 (en) | 2017-11-14 | 2021-12-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Array boundfary structure to reduce dishing |
| US11706914B2 (en) | 2017-11-14 | 2023-07-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming an array boundary structure to reduce dishing |
| US12127399B2 (en) | 2023-05-25 | 2024-10-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Array boundary structure to reduce dishing |
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