JP2004511086A - マイクロ電子デバイスにおける均一な研磨の方法 - Google Patents

Abstract

化学機械研磨によって均一で平らな表面を実現する方法は、活性材料でできた境界部（２２）とともに研磨される活性領域（２０）またはアレイを囲み、境界部（２２）がアレイ中の活性領域（２０）１つぶんよりも広く、好ましくは境界部（２２）がアレイ内の活性領域（２０）間の距離と同じ距離だけ最も外側の活性領域（２０）から隔てられるようにすることを含む。

Description

【０００１】
（発明の分野）
本発明は半導体デバイス製造の分野に関するものであり、より詳細には、最適な効率を得るために均一で平らな表面を必要とする、基板上の回路の領域の製造分野に関する。
【０００２】
（関連技術）
デバイスまたはアレイの周囲に溝をエッチングし、その後溝を誘電材料で満たすことにより、基板中の領域を電気的に分離することは、マイクロ電子デバイスの製造プロセスにおいて通例の方法である。通常、誘電材料の堆積によって表面が不均一になり、特に溝の領域上で表面にくぼみが生じる。通常、このような不均一な表面は、さらなる加工に先立ち化学機械研磨（ＣＭＰ）によって平らにされる。研磨のプロセスに用いられるパッドの機械的性質から、「ディッシング」すなわち表面が不均一で、デバイスの中央やその近辺よりも縁部の近辺がより強く研磨されてしまうという問題がある。均一に研磨されていない、すなわち平らな表面を持たないデバイスの電気的性質のばらつきが原因で、そのようなデバイスは正確に機能しないか、またはより早期に機能しなくなる可能性がある。
【０００３】
典型的なメモリデバイスは、活性領域の間に配置された実質的に平行な長手方向に延びる溝によって隔てられた、複数の長手方向に延びる活性領域から成るアレイでできている。そのようなアレイの縁部における不均一な研磨という問題に対する１つの解決策は、化学的に（組成上）および空間的（幾何学的）に目的の活性領域と同一なダミーの活性領域を、アレイの縁部に沿って備えることである。この方法では、平らでない縁部がダミーの活性領域上に生じ、実際の活性領域には影響を及ぼさない。より高い電圧を要し、平らでない表面によって発生する異常に対してより敏感な、不揮発性メモリアレイのようなメモリアレイは、アレイの各縁部沿いに１０個ものダミーを要し、その結果基板上の使用可能な活性領域の大きな損失を招く。
【０００４】
上記の問題のもう１つの解決策は、アレイ縁部での歪みを低減するためにアレイの周囲に配置されるタイル型の活性領域である、ダミータイルの使用である。ダミータイルの使用はダミーの活性領域の使用よりも効果が高いが、しかしダミータイルは、最も外側の活性領域からの間隔を、ダミー活性領域の場合の間隔よりもさらに遠くに離さなければならない。実際、ダミータイルはダミー活性領域とともに用いられることが多い。従ってこの方法は、基板の使用できない「不動産」の損失という問題を解決しない。よって、ダミー活性領域やダミータイルによる基板のスペースの損失を伴わず、アレイの縁部での歪みを低減してウエーハ上またはウエーハ内のダイ上に平らな表面を実現する方法が今もなお求められている。
【０００５】
（詳細な説明）
本発明は、限定ではなく例示として添付の図面中に示されており、図中、同様の参照番号は類似の構成要素を示す。
本発明は、化学機械研磨プロセスによって半導体基板に均一で平らなフィーチャ面（配線面）を実現する改良法を提供し、また共通の回路または共通の電気的性質の領域を化学機械研磨によって平らにすることが可能な基板も提供する。本発明の実施においては、活性領域の縁部沿いを不均一に研磨されることを補正する以外の目的でダミーの活性部分がなお使用されるとはいえ、使用可能な基板領域の縁部に多数のダミーの活性部分を使用することなく平らな表面を実現することができる。本発明は、共通の回路の規定領域を含む半導体基板と、該領域の縁部沿いの活性領域が該規定領域の中央の活性領域と実質的に面一である基板を生産する方法も提供する。本発明は、不均一な表面が化学機械研磨によって平らにされる可能性のある、共通の回路または共通の電気的性質の任意の領域に適用可能である。例えば、開示される方法は、活性領域が誘電材料で満たされる溝によって隔てられる規定領域を含む基板、または金属やアルミニウム−銅のような導電材料が堆積・エッチングされて規定の活性領域や回路が実現される基板に適用可能である。一般的な意味では、本発明は、材料の層が堆積され化学機械研磨によって平らにされる、任意の不均一な表面の加工を改良するために使用してもよい。そのような実施形態の例には、ＤＲＡＭ回路、ＳＲＡＭ回路、不揮発性メモリ回路、アナログ回路および無線周波数回路が含まれるが、これらに限定されない。
【０００６】
従って本発明は、一部の実施形態においては、半導体デバイスを製造するのに有用な、基板のフィーチャ面を平らにする方法として記述されてもよく、該方法は、半導体基板中に第１の溝、第２の溝および第３の溝をエッチングするステップであって、該第１の溝および第２の溝が隣接し、かつ第１の活性領域によって第１の距離だけ隔てられ、該第２の溝および第３の溝が隣接し、かつ第２の活性領域によって第２の距離だけ隔てられ、第１の距離が第２の距離より大きくなるようにエッチングするステップと；第１の溝、第２の溝、第３の溝、第１の活性領域、および第２の活性領域の上に第１の絶縁層を形成するステップと；該絶縁層を化学／機械研磨して第１の活性領域上に平らでない表面を残し、第２の活性領域上に平らな表面を残すステップと；を含む。
【０００７】
図面、特に図１に示すように、研磨領域を囲む活性境界部２２が提供される。図１に示すように、広い活性部分２２は、図中溝１８で隔てられた活性領域２０として示す、溝で隔てられた複数の活性領域を備えるであろう規定領域の縁部にある。典型的なメモリアレイでは、活性部分２０は長手方向に延び、活性境界部２２は活性部分２０の両側面だけでなく前後端も囲み、規定領域を完全に囲い込む。しかし、当然のことながら、活性境界部に隙間を有する基板が考案される可能性があり、または不連続な境界領域を有する基板が提供される可能性があり、そのような基板やそのような基板を加工する方法は、そのような境界部によって実質的にそのような基板の規定領域の縁部に平らな化学機械研磨が提供される限りにおいて、本発明の思想および範囲に含まれるものである。境界部は、規定領域の活性領域と同じ材料で形成されることが好ましく、該活性領域と実質的に同じ高さであり、ＣＭＰプロセスで使用されるパッドの支えを提供し、それによってアレイ内に均一な研磨を提供することができる。例えば、活性領域がドーピングされ、ある電気的性質を実現する実施形態においては、活性境界領域も実質的に同じ濃度にドーピングすればよい。アレイ全体を囲み、完全に囲い込みうる活性境界部が、アレイの目的の活性領域の各々よりも広い幅を有することは、本発明の１つの実施形態である。例えば活性境界部は、アレイ中の目的の活性領域の２倍、５倍、または１０倍にさえ達する幅であってもよい。
【０００８】
図１に示すように、通常のマイクロ電子デバイスまたは半導体デバイスは、通常はシリコン基板１２または絶縁体上のシリコン（ＳＯＩ）の基板１２であるが、一部の実施形態ではガリウムヒ素または他の第ＩＩＩ−ＩＶ類の物質でありうる、基板１２を備える。そのようなデバイスの製造プロセスにおいては、パッド酸化物の層１６のような絶縁層が第１に基板１２の表面上に堆積され、窒化シリコン層、シリコンリッチな窒化物層、シリコンオキシナイトライド層またはそれらの複合薄膜のような研磨停止層１４が、該パッド酸化物層の上に堆積される。当然のことながら、一部の実施形態ではポリシリコンのような他の材料が研磨停止層として使用可能である。上記の堆積に続いて、デバイス１０は例えばフォトマスクによりパターン形成され、エッチングされて、互いに隣接し複数の活性領域２０を形成する複数の溝１８と、アレイをフィールド領域から分離し、溝１８の１つと隣接する溝２４とが形成される。図１に示すように、領域２２は、パターン形成されてアレイ領域を完全にまたは実質的に囲んで囲い込む、境界部の活性領域である。図のように、この境界部の活性領域２２は、アレイ内の活性領域２０と等しい高さであるが、境界部２２のほうが幅が広い。一部の実施形態では活性境界領域２２は１つの活性領域２０より幅が１０倍広く、一部の実施形態では２〜５倍の幅であるが、本発明の全ての好ましい実施形態において、活性境界領域２２は規定領域内の活性領域２０より幅が広い。境界部は目的の活性領域の１０倍もの幅になるかもしれないが、有益な効果をなお実現するために、境界部は可能な限り狭くなければならない。活性境界部は、アレイ内の活性領域の間に生じる溝と実質的に同じ幅の溝１８によって第１の活性領域２０から隔てられる。
【０００９】
図２は、絶縁層となる溝充填材料２６がデバイスの表面に堆積されるその後のステップ後のデバイス１０を示す。溝充填材料２６は、通常酸化物のような誘電材料であり、またはドーピングされていないポリシリコン材料でもよいが、シリコン酸化物であることが好ましい。図に示すように、溝充填材料２６は、アレイの活性領域２０の上の領域が溝１８の上の溝充填材料２６よりも高くなるような不均一な状態に堆積される。この不均一性により、基板のフィーチャ上に平らな表面を実現するための化学機械研磨のステップが必要となる。
【００１０】
図３はＣＭＰのステップが完了した後のデバイス１０の説明図である。図のように、表面は溝１８の上と活性領域２０の上が平らであり、研磨された基板の平らでない縁部は、活性境界領域２２の上部の領域に限定されている。よって、活性境界部２２の幅のおかげで、磨滅した領域は活性境界部２２の上部の領域に限定され、図に示すように、平らな表面を有する目的の活性領域２０の範囲までは拡張しない。
【００１１】
図４は、規定されたアレイ領域３０を完全に囲む活性境界領域２２を示す、デバイス１０の平面図である。図のように、活性アレイ領域３０は、溝１８で隔てられた長手方向に延びる活性領域２０を含む。活性領域２０は溝１８によって均等に間隔をあけられ、図からもわかるように、活性境界部２２と第１の活性領域２０との間の溝と、活性境界部２２と活性領域２０の端との間の溝も、同じ幅である。図４に示す矢印の位置でのデバイス１０の断面図が、図１−３に示されている。
【００１２】
もう１つのデバイス１００を図５に平面図として示す。図５では、活性境界領域１２２が、活性デバイス１３０を囲い込む溝領域１１８を囲む。領域１３０は、共通の構造の任意の回路、または共通の電気的性能もしくは類似の挙動を示す、メモリアレイのような領域を規定してもよいが、必ずしも溝で隔てられた長手方向に延びる活性領域を含む必要はない。図５に示す好適なデバイスにはＤＲＡＭ回路、ＳＲＡＭ回路、不揮発性メモリ回路、アナログ回路および無線周波数回路が含まれてもよいが、これらに限定されるものではない。デバイス１００は、チップ、トランジスタ、またはウエーハ上に含まれるダイでもよい。
【００１３】
本発明の好適な実施形態について記載してきたが、当然のことながら当業者は、均一で平らな表面を実現するために均一な研磨を要する、他のタイプの基板やデバイスに、本発明を適用することが可能である。例えば、中間誘電基板のような基板上にアルミニウム−銅ワイヤ回路を備えたデバイスも、そのようなアルミニウム回路を備えたデバイスを囲む共通の境界領域によって利益を得るであろう。この場合も同様に、アルミニウム−銅または一般的な材料の境界部を、アルミニウム−銅ワイヤ間の間隔と同じ距離だけ、端のアルミニウム−銅ワイヤから間隔をとり、内側のアルミニウム−銅ワイヤより幅広にするということになる。例えば、境界部は内側のアルミニウム−銅ワイヤの相互接続の幅の２×、５×、または１０×にもなりうる。そのような発明の実行においては、アルミニウム−銅のような導電材料が酸化物の基板上に堆積され、パターン形成およびエッチングされて、アルミニウム−銅ワイヤの回路が実現される。その後酸化物層がアルミニウム−銅の回路上に堆積され、研磨されて平らな表面が実現される。
【００１４】
本発明の好適な実施形態の特別な例では、０．６３マイクロメートルの溝によって隔てられた寸法０．２１マイクロメートルの幅の活性ラインを備えた、典型的なメモリアレイが製造される。このアレイは２．１マイクロメートルの活性境界部によって囲まれる。このアレイは化学機械研磨を受け、そして試料の断面分析により、酸化物のトポグラフィについて、アレイの境界部から第１の目的の活性領域にかけての変動がわずか２ナノメートルであり、第１の目的の活性領域からアレイ中央付近の第２００番目の目的の活性領域にかけてはそれ以上の変動がない、ということが明らかとなった。このタイプの構造では、ダミーの活性ラインは必要かもしれないし必要でないかもしれないが、いずれの場合においても、アレイの縁部に均一な電気的性質を実現するという従来の目的のためには必要とされないであろう。
【００１５】
当業者は、図中の構成要素が簡潔さおよび明瞭さのために示され、必ずしも正しい縮尺ではないことを理解する。例えば、図中の一部の構成要素の寸法は、本発明の実施形態の理解の向上を助けるために、他の構成要素に比べて強調されていることもある。
【００１６】
以上の説明において、本発明を特定の実施形態に関して記載してきた。しかし、当業者は、種々の修正形態および変更形態が、請求項に記載の本発明の範囲を逸脱することなく為されうることを理解する。従って、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、そのような修正形態の全ては本発明の範囲内に含まれるものとみなされる。
【００１７】
利益、その他の利点、および問題の解決策を、特定の実施形態に関して上述した。しかしながら、そのような利益、利点、問題の解決策、および何らかの利益、利点、解決策を生じさせるかまたはより顕著にする任意の要素を、任意のまたはすべての請求項の決定的な、必須の、または本質的な特徴もしくは要素と解釈すべきではない。本明細書では、用語「備える、有する、含む（ｃｏｍｐｒｉｓｅ）」「備えている、有している、含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」またはその他任意のその変化形は、非限定的な包含を網羅することを意味し、要素の一覧を含むプロセス、方法、物品、または装置は、そのような要素だけを含むのではなく、明示的に列挙されていないかまたはそのようなプロセス、方法、物品、または装置に固有の他の要素も含みうる。
【図面の簡単な説明】
【図１】活性領域が基板にエッチングされた溝によって隔てられた、基板の略断面図。
【図２】誘電材料堆積後の図１の基板の略断面図。
【図３】化学機械研磨後の図２の基板の略断面図。
【図４】溝で分離された長手方向に延びる活性領域を備えた、典型的なメモリデバイスの略平面図。
【図５】典型的な半導体デバイスまたはアレイの略平面図。

Claims (4)

1. 半導体デバイスの製造に有用な、基板のフィーチャ面を平らにする方法であって、
   半導体基板に第１の溝、第２の溝、第３の溝をエッチングするステップであって、第１の溝および第２の溝が隣接し、かつ第１の活性領域によって第１の距離だけ隔てられ、第２の溝および第３の溝が隣接し、かつ第２の活性領域によって第２の距離だけ隔てられ、第１の距離が第２の距離よりも大きくなるようにエッチングするステップ；
   前記第１の溝、第２の溝、第３の溝、第１の活性領域、および第２の活性領域の上に、第１の絶縁層を形成するステップ；および
   前記絶縁層を化学／機械研磨し、第１の活性領域の上に平らでない表面を残し、第２の活性領域の上に平らな表面を残すステップ；からなる方法。
2. 半導体デバイスの製造に有用な、基板の表面を平らにする方法であって、
   基板に共通の回路構造の領域を規定するステップ；
   前記基板上に第１の材料の層を形成するステップ；
   前記第１の材料を用いて、実質的に前記領域を囲む第１の領域をエッチングし、第１の領域と第２の領域の間に第１の材料の適合境界部を形成すべく第１の領域から隔てられた第２の領域をエッチングし、実質的に共通の寸法の複数の高い領域を残すべく前記領域中に実質的に共通の幅の複数の領域をエッチングするステップ；
   前記第１の領域、第２の領域、複数の領域、複数の高い領域、および適合境界部の上に第２の材料の層を形成するステップ；
   前記第２の材料の層を化学／機械研磨するステップ；からなる方法。
3. 基板上の領域；
   前記領域を実質的に囲む第１の溝；
   第２の溝と、前記第１の溝と第２の溝が隣接し、かつ第１の活性領域によって第１の距離だけ隔てられていること；および
   前記領域の半導体基板内の、共通の第２の距離だけ隔てられた複数の溝と、前記第１の距離が第２の距離より大きいこと；を備えた基板中の半導体構造物。
4. 基板中の共通の回路構造の領域；
   第１の幅を有する第１の低い領域と第２の幅を有する第１の高い領域から成る、複数の領域；
   前記領域を実質的に囲む、第１の幅を有する第２の低い領域；
   前記第２の低い領域に隣接し第２の幅よりも大きい第３の幅を有する、第２の高い領域；を備えた基板中の半導体構造物。