KR100823464B1 - 마이크로 전자 장치의 균일 연마 방법 - Google Patents
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Abstract
화학적 기계적 연마에 의해 균일한 평탄한 표면을 달성하기 위한 방법은 활성 물질의 보더(22)로 연마될 활성 영역(20) 또는 어레이를 둘러싸는 것을 포함하고, 보더(22)는 어레이 내의 단일 활성 영역(20)보다 넓으며 이는 바람직하게 어레이 내의 활성 영역(20)들 사이의 거리와 동일한 거리만큼 최외곽 활성 영역(20)으로부터 떨어져 있다.
연마, 균일, 표면, 어레이, 보더, 활성.
Description
본 발명은 반도체 장치들의 제조 분야에 관한 것으로, 더욱 상세하게는 최적의 효율을 위해 회로 영역이 균일한 평탄한 표면(planar surface)을 필요로 하는 기판 상의 회로 영역의 제조 분야에 관한 것이다.
마이크로 전자 장치들을 제조하는 공정에서, 장치 또는 어레이 주변에 트렌치(trench)들을 에칭하고 그 후 유전 물질로 채움으로써 기판에서 영역들을 전기적으로 분리시키는 것이 일반적인 방법이다. 유전 물질의 침착에 의해 전형적으로 표면이 균일하지 않게 되며, 특히 표면이 트렌치들의 영역 위에 딥(dip)들을 포함하게 된다. 이러한 평탄하지 않은 표면은 전형적으로 다른 공정 전에 화학적 기계적 연마(CMP)에 의해 평탄화된다. 연마 공정에 사용된 패드(pad)들의 기계적 특성들 때문에, "디싱(dishing)", 즉, 표면이 불균일해지고 중심이나 중심 근처보다 장치의 모서리들 부근이 더 심하게 연마되는 문제가 있다. 평평하게 연마되지 않는, 또는 평탄한 표면을 갖지 않는 장치의 전기적 특성들의 변화들 때문에, 이러한 장치는 적절하게 기능하지 않을 수 있고, 더 빨리 고장날 수도 있다.
전형적인 메모리 장치는 길이방향으로 연장하는 활성 지역들의 어레이로 만들어지는데, 활성 지역들은 활성 영역들 사이에 배치된 실질적으로 평행한 길이방향으로 연장하는 트렌치들에 의해 분리된다. 이러한 어레이의 모서리들 상의 평평하지 않은 연마의 문제에 대한 한 해결책은 어레이의 모서리들을 따라 더미(dummy) 활성 지역들을 포함하는 것으로, 여기서 더미 지역들은 의도된 활성 지역들로 화학적으로(구성적으로) 및 공간적으로(기하학적으로) 동일하다. 이러한 방법에서, 평탄하지 않은 모서리들은 더미 활성 지역들 위에서 발생하고 이는 실제 활성 어레이에는 영향을 주지 않는다. 보다 큰 전압을 필요로 하고 평탄하지 않은 표면에 의해 야기되는 변형들(aberrations)에 보다 민감한 비휘발성 메모리 어레이와 같은 메모리 어레이는 어레이의 각 모서리를 따라 10개 정도의 더미들을 필요로 하고, 그 결과 이는 기판 상의 사용할 수 있는 활성 영역의 심각한 손실을 가져온다.
문제의 다른 해결책은 더미 타일들(dummy tiles)을 사용하는 것인데, 이는 어레이의 모서리들에서의 왜곡을 감소시키기 위해 어레이 주변에 배열되는 타일 모양의 활성 지역들이다. 더미 타일들의 사용은 더미 활성 영역들의 사용보다 나은 결과들을 제공하였지만, 더미 타일들은 더미 활성 영역들의 간격들보다 최외곽 활성 영역들로부터 더 멀리 떨어져 있어야 한다. 사실, 더미 타일들은 종종 더미 활성 영역들과 연관되어 사용된다. 따라서, 이 방법은 기판의 사용할 수 없는 "부동산(real estate)"의 손실이라고 하는 문제를 해결하지 못한다. 따라서 더미 활성 영역들 또는 타일들로 인해 생기는 기판 상의 공간의 낭비 없이 웨이퍼 또는 웨이퍼 내의 다이스(dice) 상의 평탄한 표면을 달성하기 위해 어레이의 모서리들에서의 왜곡을 감소시키기 위한 방법이 여전히 필요하다.
본 발명은 동일 참조 번호들이 유사한 요소들을 나타내는 첨부한 도면들에서 제한이 아닌 예시로서 설명될 것이다.
도 1은 활성 지역들이 기판에서 에칭된 트렌치들에 의해 분리된 기판의 개략적인 단면도.
도 2는 유전 물질의 침착 후의 도 1의 기판의 개략적인 단면도.
도 3은 화학적 기계적 연마 후의 도 2의 기판의 개략적인 단면도.
도 4는 트렌치들에 의해 분리된 길이방향으로 연장하는 활성 영역들을 포함하는 전형적인 메모리 장치의 개략적인 평면도.
도 5는 전형적인 반도체 장치 또는 어레이의 개략적인 평면도.
본 발명은 화학적 기계적 연마 공정으로부터 반도체 기판의 특성들의 균일한 평탄한 표면을 달성하는 개선된 방법을 제공하며, 또한 공통 회로 또는 공통 전기적 특성들의 영역이 화학적 기계적 연마에 의해 평탄화될 수 있는 기판들을 제공한다. 본 발명의 실시예서, 평탄화된 표면은 더미 활성 영역들이 활성 영역들의 모서리들을 따라 평평하지 않은 연마에 대한 보상과 다른 목적들을 위해 사용될 수 있더라도, 사용할 수 있는 기판 영역의 모서리들 상의 많은 더미 활성 영역들의 사용없이 달성될 수 있다. 본 발명은 또한 공통 회로의 한정된 지역들을 포함하는 반도체 기판들과, 지역들의 모서리들을 따라 활성 영역들이 한정된 지역들의 중심에서 활성 영역들과 실질적으로 평평할 수 있는 기판들을 생성하는 방법들을 제공한다. 본 발명은 평평하지 않은 표면이 화학적 기계적 연마에 의해 평탄화될 수 있는 공통 회로 또는 공통 전기적 특성들의 임의의 영역에 적용될 수 있다. 예를 들면, 설명된 방법들은 활성 영역들이 유전 물질로 채워질 트렌치들에 의해 분리되거나 금속 또는 알루미늄-구리와 같은 전도성 물질이 한정된 활성 영역들 또는 회로들을 달성하기 위해 침착되고 에칭되는 한정된 지역을 포함하는 기판에 적용될 수 있다. 일반적으로, 본 발명은 물질층이 화학적 기계적 연마에 의해 침착되고 평탄화되는 임의의 평평하지 않은 표면의 처리를 개선시키기 위해 사용될 수 있다. 이러한 실시예들의 예들은 DRAM 회로, SRAM 회로, 비휘발성 메모리 회로, 아날로그 회로 및 라디오 주파수 회로를 포함하지만, 이에 제한되지는 않는다.
따라서 본 발명은 몇몇 실시예들에서, 반도체 기판에 제 1 트렌치, 제 2 트렌치 및 제 3 트렌치를 에칭시키는 단계로서, 제 1 트렌치 및 제 2 트렌치는 인접하고 제 1 거리만큼 제 1 활성 지역에 의해 분리되며, 제 2 트렌치 및 제 3 트렌치는 근접하고 제 2 거리만큼 제 2 활성 지역에 의해 분리되며, 제 1 거리는 제 2 거리보다 큰, 상기 에칭 단계와; 제 1 트렌치, 제 2 트렌치, 제 3 트렌치, 제 1 활성 지역, 제 2 지역 상에 제 1 절연층을 형성하는 단계와; 제 1 활성 표면 상에는 비평탄한 표면을, 그리고 제 2 활성 지역 상에는 평탄한 표면을 제거하기 위해 절연 층을 화학적/기계적으로 연마하는 단계를 포함하는, 반도체 장치들을 만드는데 유용한 기판의 특성들의 표면을 평탄화시키는 방법이 설명된다.
도면들, 특히 도 1에 도시된 바와 같이, 연마될 영역을 둘러싼 활성 보더(border; 22)가 제공된다. 도 1에 도시된 바와 같이, 큰 활성 영역(22)이 한정된 지역의 모서리 상에 존재하고, 이는 트렌치들(18)에 의해 분리된 활성 영역들(20)에 의해 도면에 표시된, 트렌치들에 의해 분리된 복수의 활성 영역들을 포함한다. 전형적인 메모리 어레이에서, 활성 영역들(20)은 길이방향이고 활성 보더(22)는 한정된 지역을 완전히 포함하기 위해 단부들 뿐 아니라 측면들 상의 활성 영역들도 둘러싼다. 그러나, 활성 보더에 갭들을 포함하는 기판이 고안될 수 있고, 불연속적인 보더 지역을 갖는 기판이 제공될 수 있으며, 이러한 기판들 또는 이러한 기판들을 처리하는 방법들은 이러한 보더가 이러한 기판의 한정된 지역의 모서리에서 실질적으로 플래너 화학적 기계적 연마(planar chemical mechanical polish)를 위해 제공되는 한 본 발명의 정신 및 범주에 속한다는 것이 이해된다. 보더는 바람직하게 동일한 물질로 만들어지고 한정된 지역의 활성 영역들과 실질적으로 동일한 높이를 가지며, CMP 공정에서 사용된 패드를 위한 지지체를 제공할 수 있고, 따라서 어레이내에 균일한 연마를 제공한다. 예를 들면, 활성 영역들이 어떤 전기적 특성들을 달성하기 위해 도핑되는 실시예들에서, 활성 보더 지역은 또한 실질적으로 동일한 농도에서 도핑될 수 있다. 모든 어레이를 둘러싸는 및 포함할 수 있는 활성 보더가 어레이의 의도된 활성 영역들의 각각보다 더 넓은 것이 본 발명의 실시예이다. 예를 들면, 활성 보더는 어레이 내의 의도된 활성 영역보다 2배 이상, 5배 또는 심지어 10배까지도 될 수 있다.
도 1에 도시된 바와 같이, 전형적인 마이크로 전자 또는 반도체 장치는 전형적으로 실리콘 또는 SOI(silicon on insulator) 기판(12)인 기판(12)을 포함하지만, 이것은 또한 어떤 실시예들에서는 갈륨 비소 또는 다른 III-IV 족 물질일 수 있다. 이러한 장치의 제조 공정에서 패드 산화층(16)과 같은 절연층이 기판(12)의 표면 상에 먼저 침착되고 실리콘 질화물, 실리콘 리치 질화물, 실리콘 질산화물 또는 그의 합성 막들과 같은 연마 정지층(14)이 패드 산화물층 상에 침착된다. 폴리실리콘과 같은 다른 물질들이 어떤 실시예들에서는 연마 정지층으로 사용될 수 있다는 것이 이해된다. 이 침착 후에 장치(10)가 예를 들면 포토마스크로 패터닝되고, 에칭되어 서로 근접하고 활성 지역들(20)을 한정하는 트렌치들(18) 및 필드 영역으로부터 어레이를 분리시키고 트렌치들(18)의 하나에 근접하는 트렌치(24)를 형성한다. 도 1에 도시된 바와 같이, 영역(22)은 어레이 지역을 완전히 또는 실질적으로 둘러싸고 포함하도록 패터닝될 수 있는 보더 활성 영역이다. 도시된 이러한 보더 활성 영역(22)은 어레이 내의 활성 영역들(20)과 같은 높이이지만, 보더(22)가 보다 넓다. 어떤 실시예들에서 활성 보더 영역(22)은 단일 활성 영역(20)의 넓이보다 10배 정도 넓을 수 있고 어떤 실시예들에서는 2 내지 5배 넓이일 수 있으며, 본 발명의 모든 바람직한 실시예들에서는 활성 보더 영역(22)이 한정된 지역 내의 활성 지역(20)의 넓이보다 넓다. 보더가 의도된 활성 영역 보다 10배 정도 더 넓을 수 있지만, 더욱더 유리한 효과를 얻기 위해서는 가능한 한 좁아야 한다. 활성 보더는 어레이 내의 활성 지역들 사이에서 생기는 트렌치들과 실질적으로 동일한 폭의 트렌치(18)에 의해 제 1 활성 지역(20)으로부터 분리된다.
도 2는 절연층(26)인 트렌치 충전 물질이 장치의 표면 상에 침착된 후속단계 후의 장치(10)를 도시한다. 트렌치 충전 물질(26)은 전형적으로 산화물과 같은 유전 물질이거나 또는 도핑되지 않은 폴리실리콘 물질일 수 있지만, 바람직하게는 실리콘 산화물이다. 도면에서 알 수 있는 바와 같이 트렌치 충전 물질(26)은 어레이의 활성 지역들(20) 상의 영역이 트렌치들(18) 상의 트렌치 충전 물질(26)보다 높게 돌출할 수 있는 평탄하지 않은 방법으로 침착된다. 기판 특성들 상에 평탄한 표면을 달성하기 위해 화학적 기계적 연마 단계를 필요로 하는 것이 이러한 비평탄(unevenness)이다.
도 3은 CMP 단계가 완료된 후의 장치(10)를 도시한다. 도시된 것과 같이, 표면은 트렌치들(18) 및 활성 지역들(20) 위가 평탄하고, 연마된 기판의 평탄하지 않은 모서리는 활성 보더 영역(22) 상의 영역으로 한정한다. 따라서, 활성 보더(22)의 폭 때문에, 침식된 영역은 활성 보더(22) 상의 영역으로 한정되고, 도면에 도시된 바와 같이 평탄한 표면을 가진 의도된 활성 영역들(20)의 영역으로 확장되지 않는다.
도 4는 한정된 어레이 지역(30)을 완전하게 둘러싸는 활성 보더 영역(22)을 도시하는 장치(10)의 평면도이다. 도시된 바와 같이, 활성 어레이 영역(30)은 트렌치들(18)에 의해 떨어져서 위치된 길이방향으로 연장하는 활성 영역들(20)을 포함한다. 활성 영역들(20)은 트렌치들(18)에 의해 균등하게 떨어져 있고, 도면에서 알 수 있는 바와 같이, 활성 보더(22) 및 제 1 활성 영역들(20) 사이의 트렌치 및 활성 보더(22)와 활성 영역들(20)의 단부들 사이의 트렌치가 동일한 폭을 갖는다. 도 4에 도시된 바와 같이, 화살표들에서의 장치(10)의 단면도가 도 1 내지 3에 도시된다.
다른 장치(100)가 도 5에 평면도로 도시된다. 도 5에서 활성 보더 영역(122)은 활성 장치(130)를 포함하는 트렌치 영역(118)을 둘러싼다. 지역(130)은 임의의 공통 구성의 회로, 또는 공통 전기적 성능 또는 메모리 어레이와 같은 유사한 행동을 갖는 영역을 한정할 수 있으나, 트렌치들에 의해 분리된 길이방향으로 연장하는 활성 영역들을 포함할 필요는 없다. 도 5에 도시된 바람직한 장치들은 DRAM 회로, SRAM 회로, 비휘발성 메모리 회로, 아날로그 회로 및 라디오 주파수 회로를 포함하지만, 이에 제한되지는 않는다. 장치(100)는 또한 칩, 트랜지스터, 또는 웨이퍼 상에 포함된 다이일 수 있다.
본 발명이 바람직한 실시예들에 대해 설명되었지만, 당업자는 본 발명을 균일한 평탄한 표면을 이루기 위한 균일 연마가 필요한 다른 종류의 기판들 또는 장치들에 적용할 수 있다는 것이 이해된다. 예를 들면, 층간 유전 기판과 같은 기판 상에 알루미늄-구리 배선 회로를 포함하는 장치가 또한 상기 알루미늄 회로를 갖는 기판을 둘러싸는 공통 보더 영역으로부터 이익을 얻을 수 있다. 또한 알루미늄-구리 또는 공통 물질 보더가 알루미늄-구리 배선들의 내부 간격과 동일한 거리가 에지의 알루미늄-구리 배선들로부터 떨어져 있을 수 있고 이는 내부 알루미늄-구리 배선들보다 큰 폭일 수 있다. 예를 들면, 보더는 내부 알루미늄-구리 배선 상호접속의 폭보다 2X, 5X, 또는 심지어 10X까지 넓을 수 있다. 이러한 발명의 실시예서 알루미늄-구리와 같은 도전성 물질이 알루미늄-구리 배선 회로를 달성하기 위해 산화물기판 상에 침착되고 패터닝되며 에칭된다. 이어서 산화물층이 알루미늄-구리 회로 상에 침착되며 평탄한 표면을 달성하기 위해 연마된다.
본 발명의 바람직한 실시예의 특정 예에서, 0.63 마이크론의 트렌치들에 의해 떨어져 위치된 0.21 마이크론 크기의 활성 라인을 포함하는 전형적인 메모리 어레이가 제조된다. 이 어레이는 2.1 마이크론의 활성 경계들에 의해 둘러싸인다. 이러한 어레이는 화학적 기계적 연마 및 샘플 단면 분석이 행해져서 산화물 토포그라피(oxide topography)에 대해 어레이 경계로부터 제 1 의도된 활성 영역까지 단지 2 나노미터의 변동이 있고 제 1 의도된 활성 영역으로부터 어레이의 중심 근처의 200번째 의도된 활성 영역까지는 더이상의 변동이 없다는 것을 보였다. 이러한 종류의 구조에 의해 더미 활성 라인은 필요할 수도 그렇지 않을 수도 있지만, 임의의 경우에, 어레이의 모서리에 균일한 전기적 특성들을 달성하기 위한 종래의 목적들을 위해 필요로 되지는 않을 수 있다.
당업자들은 도면들의 요소들이 단순함과 명확함을 위해 도시되고, 반드시 정확한 축적으로 도시되지 않았다는 것을 이해한다. 예를 들면, 도면들의 요소들의 일부 치수들은 본 발명의 실시예들의 이해를 증진시키기 위해 다른 요소들에 비해 과장될 수 있다.
앞의 명세서에서, 본 발명은 특정 실시예들을 참조로 설명되었다. 그러나, 당업자는 다양한 변경들 및 변화들이 다음 청구항들로 기재된 본 발명의 범위를 벗어나지 않고 만들어질 수 있다는 것을 이해한다. 따라서, 명세서 및 도면들은 제한하기 보다 예시하는 것으로 간주되고, 모든 이러한 변화들은 본 발명의 범위에 포함되도록 의도된다.
이익들, 다른 장점들 및 문제들에 대한 해법들이 특정 실시예들을 참고로 위에서 설명되었다. 그러나, 이익들, 다른 장점들 및 문제들에 대한 해법들 및 발생하거나 보다 명백하게 될 임의의 이익, 장점, 또는 해결책을 낳을 수 있는 임의의 요소(들)은 어떤 또는 모든 청구항들의 중요하거나 필요하거나 필수적인 특성 또는 요소로 해석되지 않는다. 본 명세서에서 사용된, "포함하다(comprises)" "포함하는(comprising)"이라는 단어, 또는 그의 다른 변형은 요소들의 목록을 포함하는 공정, 방법, 논문 또는 장치와 같은 것이 단지 이 요소들만을 포함하는 것이 아니라 이러한 공정, 방법, 물품, 또는 장치에 명확히 기록되지 않거나 본래부터 있던 것이 아닌 다른 요소들도 포함할 수 있다는, 비-배타적 포함을 적용하도록 의도된다.
Claims (28)
- 반도체 장치들을 만드는데 유용한 기판의 특성(feature)들의 표면을 평탄화하는 방법에 있어서,상기 반도체 기판에 제 1 트렌치, 제 2 트렌치 및 제 3 트렌치를 에칭하는 단계로서, 상기 제 1 트렌치 및 상기 제 2 트렌치는 근접하고 제 1 거리만큼 제 1 활성 지역에 의해 분리되며, 상기 제 2 트렌치 및 상기 제 3 트렌치는 근접하고 제 2 거리만큼 제 2 활성 지역에 의해 분리되고, 상기 제 1 거리는 상기 제 2 거리보다 큰, 상기 에칭 단계;상기 제 1 트렌치, 상기 제 2 트렌치, 상기 제 3 트렌치, 상기 제 1 활성 지역 및 상기 제 2 지역 상에 제 1 절연층을 형성하는 단계; 및상기 제 1 활성 지역 상에 평탄하지 않은 표면을 남기고 상기 제 2 활성 지역 상에 평탄한 표면을 남기기 위해 상기 절연층을 화학적/기계적으로 연마하는 단계를 포함하는 평탄화 방법.
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- 반도체 장치를 만드는데 유용한 기판 상의 표면을 평탄화하는 방법에 있어서,상기 기판에 공통 회로 구조의 지역을 정의하는 단계;상기 기판 상에 제 1 물질층을 형성하는 단계;상기 제 1 물질을 통해 상기 지역을 실질적으로 둘러싸는 제 1 영역, 상기 제 1 영역과 제 2 영역 사이에 상기 제 1 물질의 매칭 경계를 형성하기 위해 상기 제 1 영역으로부터 이격된 제 2 영역 및 실질적으로 공통 크기의 복수의 높여진 영역들을 남기기 위해, 실질적으로 공통 폭의 지역 내의 복수의 영역들을 에칭하는 단계;상기 제 1 영역, 상기 제 2 영역, 상기 복수의 영역들, 상기 복수의 높여진 영역들 및 상기 매칭 경계 상에 제 2 물질층을 형성하는 단계; 및상기 제 2 물질층을 화학적/기계적으로 연마하는 단계를 포함하는 평탄화 방법.
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