KR20100040219A - 게이트 금속 실리사이드막을 갖는 집적 회로 반도체 소자의제조방법 - Google Patents

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Abstract

본 발명의 일 예에 의한 집적 회로 반도체 소자의 제조방법은 반도체 기판 상에 서로 떨어지게 게이트 전극과 게이트 캡핑(capping) 패턴을 포함하는 게이트 패턴들을 복수개 형성하는 것을 포함한다. 게이트 패턴들을 절연하도록 층간 절연막을 형성하고, 게이트 전극의 상면에 식각이 정지되도록 층간 절연막 및 게이트 캡핑 패턴을 식각하여 평탄화한다. 게이트 전극 상에 선택적으로 게이트 금속 실리사이드막를 형성한다.

Description

게이트 금속 실리사이드막을 갖는 집적 회로 반도체 소자의 제조방법{Method of fabricating integrated circuit semiconductor device having gate metal silicide layer}
본 발명은 집적 회로 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 게이트 금속 실리사이드막을 갖는 집적 회로 반도체 소자의 제조방법에 관한 것이다.
집적 회로 반도체 소자가 고집적화되고 다양한 용도로 사용됨에 따라 게이트 전극의 폭이 작아지고, 게이트 전극의 길이는 길어지고 있다. 이에 따라, 게이트 전극의 저항을 낮추는 것이 필요하다.
게이트 전극의 저항을 낮추기 위하여, 통상적으로 게이트 전극용 폴리실리콘막 상에 게이트 금속 실리사이드막을 형성한다. 게이트 금속 실리사이드막은 게이트 전극용 폴리실리콘막 상에 금속막을 형성한 후 열처리를 통하여 형성한다.
게이트 금속 실리사이드막은 게이트 전극용 폴리실리콘막의 표면 거칠기(surface roughness)에 따라 소자 특성이 달라질 수 있기 때문에, 집적 회로 반도체 소자를 제조할 때 게이트 전극용 폴리실리콘막이 손상을 입지 않도록 해야 한다. 집적 회 로 반도체 소자의 제조시에는 반도체 기판에 서로 떨어지게 복수개의 게이트 전극들이 형성되므로, 게이트 전극용 폴리실리콘막들의 높이를 균일하게 형성하는 것이 필요하다. 또한, 집적 회로 반도체 소자를 제조할 때 단순한 공정으로 게이트 전극용 폴리실리콘막 상에 게이트 금속 실리사이드막을 형성해야 한다.
본 발명이 해결하고자 하는 과제는 손상이 없어 표면 거칠기가 균일한 게이트 전극 상에 게이트 금속 실리사이드막을 형성할 수 있는 집적 회로 반도체 소자의 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 반도체 기판 상에 높이가 균일한 게이트 전극 상에 게이트 금속 실리사이드막을 형성할 수 있는 집적 회로 반도체 소자의 제조방법을 제공하는데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 일 예에 의한 집적 회로 반도체 소자의 제조방법은 반도체 기판 상에 서로 떨어지게 게이트 전극과 게이트 캡핑(capping) 패턴을 포함하는 게이트 패턴들을 복수개 형성하는 것을 포함한다. 게이트 패턴들을 절연하도록 층간 절연막을 형성하고, 게이트 전극의 상면에 식각이 정지되도록 층간 절연막 및 게이트 캡핑 패턴을 식각하여 평탄화한다. 게이트 전극 상에 선택적으로 게이트 금속 실리사이드막를 형성한다.
층간 절연막 및 게이트 캡핑 패턴의 평탄화는 화학기계적연마공정을 이용하여 수행하는 것이 바람직하다. 층간 절연막 및 게이트 캡핑 패턴의 화학기계적연마 공정은 층간 절연막 및 게이트 캡핑 패턴과, 게이트 전극간에 연마 선택비를 갖는 연마 슬러리(slurry)를 이용하여 수행할 수 있다. 층간 절연막 및 게이트 캡핑 패턴의 화학기계적연마시 이용되는 연마 슬러리는 세리아 연마제, 비이온성 계면 활 성제 및 물이 포함되어 있을 수 있다.
본 발명의 다른 예에 의한 집적 회로 반도체 소자의 제조방법은 반도체 기판 상에 서로 떨어지게 폴리실리콘막으로 이루어진 게이트 전극과 산화막으로 이루어진 게이트 캡핑 패턴을 포함하는 게이트 패턴들을 복수개 형성하는 것을 포함한다. 게이트 패턴의 양측벽에 게이트 스페이서를 형성한다. 게이트 스페이서, 게이트 캡핑 패턴 및 반도체 기판의 표면 상에 질화막으로 라이너막을 형성한다.
라이너막 상에 게이트 패턴들을 절연하도록 산화막으로 이루어진 층간 절연막을 형성한다. 게이트 전극의 상면에 식각이 정지되도록 층간 절연막, 게이트 캡핑 패턴 및 게이트 스페이서를 화학기계적연마한다. 게이트 스페이서, 라이너막 및 층간 절연막의 상부 부분을 일부 식각하여 게이트 전극의 표면 및 측면의 일부를 노출시킨다. 노출된 게이트 전극 상에 선택적으로 게이트 금속 실리사이드막을 형성한다.
층간 절연막 및 게이트 캡핑 패턴의 화학기계적연마는 라이너막을 구성하는 질화막과 게이트 캡핑 패턴을 구성하는 산화막간에 연마 선택비를 가지지 않고, 라이너막을 구성하는 질화막과 캡핑 패턴을 구성하는 산화막과 상기 게이트 전극을 구성하는 폴리실리콘막간에는 연마 선택비를 갖는 연마 슬러리를 이용하여 수행할 수 있다.
또한, 본 발명의 또 다른 예에 의한 집적 회로 반도체 소자의 제조방법은 반도체 기판의 제1 영역에 서로 떨어지게 제1 게이트 전극과 제1 게이트 캡핑 패턴을 포함하는 제1 게이트 패턴들을 복수개 형성하되, 제1 게이트 패턴들은 패턴 밀도를 낮게 형성하는 것을 포함한다. 반도체 기판의 제2 영역에 서로 떨어지게 제2 게이트 전극과 제2 게이트 캡핑 패턴을 포함하는 제2 게이트 패턴들을 복수개 형성하되, 제2 게이트 패턴들은 상기 제1 게이트 패턴들에 비하여 패턴 밀도를 높게 형성한다.
제1 게이트 패턴들 및 제2 게이트 패턴들의 양측벽에 각각 제1 및 제2 게이트 스페이서들을 형성한다. 제1 게이트 패턴들 및 제2 게이트 패턴들을 절연하도록 층간 절연막을 형성한다. 제1 게이트 전극 및 제2 게이트 전극의 상면에 정지되도록 상기 층간 절연막, 게이트 캡핑 패턴들 및 게이트 스페이서들을 화학기계적연마한다. 제1 게이트 전극 및 제2 게이트 전극 상에 선택적으로 게이트 금속 실리사이드막을 형성한다.
화학기계적연마시 상기 패턴 밀도가 낮은 상기 반도체 기판의 제1 영역에 형성된 층간 절연막의 표면과 상기 패턴 밀도가 높은 상기 반도체 기판의 제2 영역에 형성된 층간 절연막 및 게이트 스페이서의 표면은 동일면에 위치하게 하는 것이 바람직하다.
화학기계적연마 후에, 제1 및 제2 게이트 스페이서들 및 층간 절연막의 상부 부분을 일부 식각하여 제1 영역 및 제2 영역의 제1 및 게이트 전극들의 표면 및 측면의 일부를 동일 높이로 노출시키는 것이 바람직하다.
게이트 스페이서 형성 후에 게이트 스페이서, 게이트 캡핑 패턴 및 반도체 기판의 표면 상에 라이너막을 더 형성하고, 화학기계적연마는 층간 절연막, 게이트 캡핑 패턴 및 게이트 스페이서를 연마하는 것이 바람직하다.
본 발명은 게이트 전극의 표면에서 식각이 정지하도록 층간 절연막 및 게이트 캡핑(capping) 패턴을 화학기계적연마를 이용하여 평탄화함으로써 손상을 줄이면서 표면 거칠기가 균일한 게이트 전극 상에 게이트 금속 실리사이드막을 형성할 수 있다.
또한, 본 발명은 게이트 전극의 표면에서 식각이 정지하도록 층간 절연막 및 게이트 캡핑 패턴을 화학기계적연마를 이용하여 평탄화함으로써 반도체 기판 상에 높이가 균일한 게이트 전극들 상에 게이트 금속 실리사이드막을 형성할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 이하의 도면들에서, 동일한 참조번호는 동일한 부재를 나타낸다.
본 발명의 게이트 금속 실리사이드막을 갖는 집적 회로 반도체 소자의 제조 방법은 불휘발성 메모리 소자, 예컨대, ROM, EPROM 소자, EEPROM 소자, 플래쉬 메모리 소자, 강유전체 메모리 소자 등에 적용할 수 있다. 또한, 본 발명의 집적회로 게이트 금속 실리사이드막을 갖는 집적 회로 반도체 소자의 제조 방법은 휘발성 메모리 소자, 예컨대 DRAM 소자 등에 적용할 수 있다. 여하튼, 본 발명의 집적 회로 소자의 제조 방법은 게이트 전극 및 게이트 금속 실리사이드막을 갖는 경우라면 어느 소자에도 적용할 수 있다.
본 발명의 집적 회로 반도체 소자의 제조 방법은 층간 절연막, 게이트 스페이서, 라이너막, 게이트 캡핑(capping) 패턴 등을 식각하여 평탄화한다. 이때, 게이트 전극의 상면에서 식각이 정지되도록 한다. 이후에 게이트 전극 상에 금속막을 형성한 후 열처리하여 게이트 금속 실리사이드막을 형성한다. 이상과 같은 사상을 가지는 본 발명의 집적 회로 반도체 소자의 제조 방법을 편의상 불휘발성 메모리 소자중 플래쉬 메모리 소자를 예로 들어 설명한다.
도 1은 본 발명에 의한 집적 회로 반도체 소자의 레이아웃도이다.
구체적으로, 도 1은 집적 회로 반도체 소자중 일 예로 낸드형 플래쉬 메모리 소자의 레이아웃도이다. 낸드형 플래쉬 메모리 소자는 가로 방향으로 워드라인(W/L1 내지 W/Ln), 스트링 선택 라인(SSL1, SSL2), 그라운드 선택라인(GSL1, GSL2) 및 공통 소오스 라인(CSL)이 배치되어 있다.
워드라인(W/L1 내지 W/Ln), 스트링 선택 라인(SSL1, SSL2), 그라운드 선택라인(GSL1, GSL2) 및 공통 소오스 라인(CSL)에 수직하게 세로 방향으로 비트 라인(BL1-BL4)이 배치되어 있다. 비트 라인(BL1-BL4)은 스트링 선택 라인들(SSL1, SSL2) 사이에 위치하는 비트 라인 콘택(DC)을 통하여 연결된다. 도 1에 도시한 바와 같이 낸드형 플래쉬 메모리 소자는 레이아웃상 평면적으로 넓은 면적 및 좁은 면적이 존재한다.
도 2 내지 도 7은 도 1의 a-a에 따른 단면도로써, 본 발명의 집적 회로 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 2를 참조하면, 절연층(12), 예컨대 산화막이나 질화막 또는 그 혼합층이 형성된 반도체 기판(10) 상에 서로 떨어지게 복수개의 게이트 패턴들(24, 74)을 형성한다. 게이트 패턴(24, 74)의 양측벽에는 게이트 스페이서(26, 76)를 형성한다. 게이트 스페이서(26, 76)는 산화막을 이용하여 형성한다. 반도체 기판(10)은 실리콘 기판(실리콘 웨이퍼)을 이용한다.
게이트 패턴(24, 74)은 터널 절연막(12, 64), 플로팅 게이트(14, 74), 게이트간 절연층(18, 68), 제어 게이트(20, 70) 및 게이트 캡핑 패턴(22, 72)을 포함한다. 터널 절연막(12, 64)은 일반적인 휘발성 메모리 소자, 예컨대 DRAM 소자일 경우 게이트 절연막에 해당하는 것이다. 터널 절연막(12, 64)은 산화막을 이용하여 형성한다. 플로팅 게이트(14, 74), 게이트간 절연층(18, 68) 및 제어 게이트(20, 70)는 게이트 전극(23, 73)을 구성한다. 일반적인 휘발성 메모리 소자일 경우에는 게이트간 절연층(18, 28)을 구비하지 않는다.
플로팅 게이트(14, 74) 및 제어 게이트(20, 70)는 불순물이 도핑된 폴리실리콘막을 이용하여 형성한다. 게이트간 절연층(18, 68)은 산화막-질화막-산화막(ONO)으로 형성한다. 게이트 캡핑 패턴(22, 72)은 게이트 전극(23, 73) 및 터널 절연막(12, 64)을 형성하기 위한 마스크층 역할을 수행한다. 게이트 캡핑 패턴(22, 72)은 산화막을 이용하여 형성한다.
반도체 기판(10)의 제1 영역(CR1)은 참조번호 77로 표시한 바와 같이 제1 게 이트 패턴들(74)간의 간격이 넓게 형성되어 패턴 밀도가 낮은 셀 영역이다. 제1 게이트 패턴(74)은 제1 터널 절연막(64), 제1 게이트 전극(73) 및 제1 게이트 갭핑 패턴(72)을 포함한다. 제1 게이트 패턴(74)의 양측벽에 제1 게이트 스페이서(76)를 형성한다.
반도체 기판의 제2 영역(CR2)은 제1 영역(CR1)에 비하여 제2 게이트 패턴들(24)간의 간격이 작아 패턴 밀도가 높은 셀 영역이다. 제2 영역(CR2)은 패턴 밀도가 높아 게이트 스페이서들(26)간에 서로 접촉하게 된다. 제2 게이트 패턴(24)은 제1 터널 절연막(14), 제1 게이트 전극(23) 및 제1 게이트 갭핑 패턴(22)을 포함한다. 제2 게이트 패턴(24)의 양측벽에 제2 게이트 스페이서(26)를 형성한다.
도 3을 참조하면, 게이트 패턴들(24, 74)이 형성된 반도체 기판(10)의 전면에 라이너막(28)을 형성한다. 라이너막(28)은 질화막을 이용하여 형성한다. 라이너막(28) 상에 게이트 패턴들(24, 74)을 절연하도록 층간 절연막(30)을 형성한다. 라이너막(28)은 필요에 따라 형성하지 않아도 된다.
층간 절연막(30)은 제1 게이트 패턴들(74)의 사이 및 제2 게이트 패턴들(24)을 절연하도록 충분한 두께로 형성한다. 층간 절연막(30)은 제1 영역(CR1)의 넓은 홀 영역(77)에도 충분히 매립된다. 층간 절연막(30)은 산화막을 이용하여 형성한다.
도 4를 참조하면, 게이트 전극(23, 73)의 상면에 식각이 정지되도록 층간 절연막(30), 라이너막(28) 및 게이트 캡핑 패턴(22, 72)을 식각하여 평탄화한다. 평탄화는 화학기계적연마공정을 이용하여 수행할 수 있다. 이렇게 되면, 게이트 전 극(23, 73)의 양측벽에 게이트 스페이서(26a, 76a), 라이너막(28a)이 형성되고, 게이트 전극(23, 73)은 층간 절연막 패턴(30a)에 의하여 절연된다.
상술한 층간 절연막(30), 라이너막(28) 및 게이트 캡핑 패턴(22, 72)을 화학기계적연마할 때, 층간 절연막(30) 및 게이트 캡핑 패턴(22, 72)과, 게이트 전극(23, 73)간에 연마 선택비를 갖는(높은) 연마 슬러리(slurry)를 이용하여 수행한다.
다시 말해, 화학기계적연마시 연마 슬러리는 층간 절연막(30) 및 게이트 캡핑 패턴(22, 72)을 구성하는 산화막과, 라이너막(28)을 구성하는 질화막과는 연마 선택비를 가지지 않는다. 그리고, 연마 슬러리는 층간 절연막(30)과 게이트 캡핑 패턴(22, 72)을 구성하는 산화막 및 라이너막(28)을 구성하는 질화막과, 게이트 전극(23, 73)을 구성하는 폴리실리콘막간에는 연마 선택비를 갖는(높은) 물질을 이용한다. 이와 같은 특성을 갖는 연마 슬러리는 세리아 연마제, 비이온성 계면 활성제(non-ionic surfactant) 및 물이 포함된 것이다.
비이온성 계면 활성제는 폴리옥시에틸렌계 물질(polyoxyethylene based material)일 수 있다. 폴리옥시에틸렌계 비이온성 계면활성제는 폴리옥시에틸렌 라우릴 에테르(polyoxyethylene lauryl ether), 폴리옥세에틸렌 세릴 에테르(polyoxyethylene cetyl ether), 폴리옥시에틸렌 올레일 에테르(polyoxyethylene oleyl ether), 폴리옥시에틸렌 솔비탄 모노라우레이트(polyoxyethylene sorbitan monolaurate) 및 폴리옥시에틸렌 이소옥틸페닐 에테르(polyoxyethylene isooctylphenyl ether)로 이루어진 그룹중에서 선택된 어느 하나를 포함할 수 있 다.
본 실시예에서, 연마 슬러리의 조성은 세리아 연마제 3-10중량%(wt%), 상술한 비이온성 계면 활성제 0.1-8.0중량% 및 여분의 물로 이루어진다. 그리고, 세리아 연마제의 입자 크기는 약 80nm인 것을 이용한다. 물론, 연마 슬러리를 구성하는 세리아 연마제의 조성 및 입자 크기, 비이온성 계면 활성제의 조성 등은 공정 조건에 따라 다양하게 조절할 수 있다.
앞서 설명한 바와 같이 층간 절연막(30), 라이너막(28) 및 게이트 캡핑 패턴(22, 72)을 연마선택비를 갖는 연마 슬러리를 이용하여 화학기계적연마하여 평탄화하면, 도 4의 참조번호 32로 표시한 바와 같이 반도체 기판(10) 상부에 형성된 게이트 전극(23, 73)의 표면, 층간 절연막(30a)의 표면, 게이트 스페이서(26a, 76a)의 표면 및 라이너막(28a)의 표면이 평탄하게 동일면에 위치하게 된다.
특히, 게이트 전극(23, 73)의 표면은 물리적 및 화학적으로 손상을 받는 것을 줄이면서, 게이트 전극(23, 73)의 표면과 층간 절연막(30a) 및 게이트 스페이서(26a, 76a)의 표면이 동일 높이로 평탄하게 형성된다. 또한, 패턴 밀도가 낮은 반도체 기판(10)의 제1 영역(CR1)에 형성된 층간 절연막(30a), 즉 제1 영역(CR1)의 넓은 홀 영역(77)에 형성된 층간 절연막(30)의 표면과, 패턴 밀도가 높은 반도체 기판(10)의 제2 영역에 형성된 층간 절연막(30a) 및 게이트 스페이서(26a)의 표면은 평탄하게 동일면에 위치한다.
도 5를 참조하면, 게이트 스페이서(26, 76), 라이너막(28a) 및 층간 절연막(30a)의 상부 부분을 일부 식각하여 게이트 전극(23, 73)의 표면 및 측면의 일부 를 노출시킨다. 게이트 전극(23, 73)의 표면 및 측면의 일부 노출은 후의 게이트 금속 실리사이드막 형성을 위한 것으로, 건식 식각 방법을 이용하여 수행한다.
앞서 설명한 바와 같이 게이트 전극(23, 73)의 표면과 층간 절연막(30a) 및 게이트 스페이서(26a, 76a)의 표면이 동일 높이로 평탄하게 형성되기 때문에, 패턴 밀도가 서로 다른 제1 영역(CR1)이나 제2 영역(CR2)의 게이트 전극(23, 73)이 노출되는 높이(h1)는 동일하게 된다. 이에 따라, 제1 영역(CR1)이나 제2 영역(CR2)의 게이트 전극(23, 73)이 노출되는 면적이 동일하게 된다.
도 6 및 도 7을 참조하면, 도 6에 도시한 바와 같이 노출된 게이트 전극(23, 73)이 형성된 반도체 기판(10)의 전면에 금속막(40), 예컨대 코발트막을 형성한다. 앞서 설명한 바와 같이 제1 영역(CR1)이나 제2 영역(CR2)의 게이트 전극(23, 73)의 노출되는 면적이 동일하기 때문에, 게이트 전극(23, 73) 상에 균일한 높이로 금속막이 형성된다.
다음에, 도 7에 도시한 바와 같이 게이트 전극(23, 73) 및 금속막(40)이 형성된 반도체 기판(10)을 열처리한다. 이에 따라, 게이트 전극(23, 73)과 금속막(40)을 반응시켜 게이트 전극(23, 73) 상에 선택적으로 게이트 금속 실리사이드막(42, 44)을 형성한다. 이어서, 열처리시 반응하지 않는 금속막(40a)은 세정을 통하여 제거한다. 앞서 설명한 바와 같이 게이트 전극(23, 73)의 노출 면적이 반도체 기판(10) 상에 형성되는 패턴 밀도에 따라 동일하기 때문에, 게이트 금속 실리사이드막(42, 44)도 저항 등의 특성이 균일하게 된다.
도 8 내지 도 11은 도 2 내지 도 7과의 비교를 위한 비교예의 집적 회로 반 도체 소자의 제조방법의 단면도들이다. 도 8 내지 도 11에서, 도 2 내지 도 7과 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 비교예에서 도 2 및 도 3의 제조 공정은 동일하게 수행한다. 이어서, 도 8에 도시한 바와 같이 라이너막(28)에서 식각이 정지되도록 층간 절연막(30)을 화학기계적연마하여 평탄화한다. 화학기계적연마시 라이너막(28)에서 식각을 정지시킬 때, 화학기계적연마 특성상 패턴 밀도가 낮은 제1 영역(CR1)에서는 참조번호 32a로 표시한 바와 같이 층간 절연막(30)이 심하게 식각된다.
이에 따라, 반도체 기판(10)의 제1 영역(CR1)에 형성된 층간 절연막(30b)의 높이와, 제2 영역(CR2) 상부에 형성된 층간 절연막(30b)의 높이가 달라지게 된다. 또한, 상술한 화학기계적연마 공정은 반도체 기판(10) 전체적으로 평탄하게 되지 않아 공정 안정성이 떨어지게 된다.
도 9를 참조하면, 라이너막(28) 및 게이트 캡핑 패턴(22, 72)을 플라즈마(35)로 건식 에치백하여 게이트 전극(23, 73)의 표면 및 측면의 일부를 노출시킨다. 건식 에치백시 라이너막(28) 및 게이트 캡핑 패턴(22, 72)간은 식각 선택비가 낮아 게이트 전극(23, 73)이 식각되어 높이(h3, h4)가 도 5의 h1보다 낮아지고, 높이 h3 및 h4도 달라 균일하지 않게 된다.
건식 에치백시 게이트 전극(23)의 표면은 플라즈마(35)로 인하여 참조번호 37로 표시한 바와 같이 손상을 받게 되어 게이트 전극(23)의 표면 거칠기가 나빠지게 된다. 또한, 건식 에치백시 패턴 밀도가 낮은 제1 영역(CR1)의 층간 절연막(30b)도 일부 식각되어 제1 영역(CR1)에 형성된 층간 절연막(30b)의 높이(h5)와, 제2 영역(CR2에 형성된 층간 절연막(30b)의 높이(h3)가 심하게 달라지게 된다.
도 10 및 도 11을 참조하면, 도 10에 도시한 바와 같이 노출된 게이트 전극(23, 73)이 형성된 반도체 기판(10)의 전면에 금속막(40a), 예컨대 코발트막을 형성한다. 다음에, 도 11에 도시한 바와 같이 게이트 전극(23, 73) 및 금속막(40a)이 형성된 반도체 기판(10)을 열처리하여 게이트 전극(23, 73) 상에 선택적으로 게이트 금속 실리사이드막(42a, 44a)을 형성한다. 이어서, 열처리시 반응하지 않는 금속막(40a)은 세정을 통하여 제거한다.
앞서 설명한 바와 같이 비교예의 게이트 전극(23, 73)은 표면이 손상되고 높이가 낮아지고, 제1 영역(CR1) 및 제2 영역(CR2)별로 노출되는 게이트 전극(23, 73)의 높이 균일도도 좋지 않아 게이트 금속 실리사이드막(42a, 44a)의 저항 특성이 좋지 않게 된다. 또한, 비교예는 제1 영역(CR1)과 제2 영역(CR2)간의 표면 높이차가 커서 게이트 금속 실리사이드막 형성 후 반응하지 않은 금속막의 제거 등이 어렵고, 후속 공정을 진행할 때 공정 안정성이 떨어지는 단점이 있다.
이하에서는, 본 발명에 의해 만들어지는 집적 회로 소자(반도체 칩)는 다양하게 응용될 수 있다. 응용예는 여러 가지가 있을 수 있지만 몇 가지만 설명한다.
도 12는 본 발명에 의한 집적 회로 소자를 이용한 카드의 구성을 도시한 개략도이다.
구체적으로, 본 발명에 의해 만들어지는 집적 회로 소자(반도체 칩)는 카드(700, card)에 응용될 수 있다. 카드(700)는 멀티 미디어 카드(Multimedia card, MMC), 보안 디지털 카드(Secure digital card, SD) 등을 포함한다. 카드(700)는 컨트롤러(710) 및 메모리(720)를 포함한다. 본 발명에 의해 만들어지는 집적 회로 반도체 소자는 메모리(720)에 채용될 수 있다. 메모리(720)는 플래쉬 메모리, PRAM(phase change RAM(random access memory)) 또는 다른 형태의 비휘발성 메모리(non-volatile memory)일 수 있다. 컨트롤러(710)에서 메모리(720)로 제어 신호를 보내고, 컨트롤러(710)와 메모리(720)간에는 데이터를 주고받는다.
도 13은 본 발명에 의한 집적 회로 소자를 이용한 전자 시스템의 구성을 도시한 개략도이다.
구체적으로, 본 발명에 의한 전자 시스템(800)은 컴퓨터, 모바일 폰(mobile phone), MP3(MPEG Audio Layer-3) 플레이어, 네비게이터(navigator) 등을 의미한다. 본 발명에 의한 전자 시스템(800)은 프로세서(810), 메모리(820), 입출력 장치(830)를 포함한다. 전자 시스템(800)에서 본 발명에 의해 만들어지는 집적 회로 반도체 소자는 프로세서(810) 및 메모리(820)에 채용될 수 있다. 프로세서(810)와 메모리(820)나 입출력 장치(830)간에는 통신 채널(840, communication channel)을 이용하여 제어신호나 데이터를 주고받는다.
도 1은 본 발명에 의한 집적 회로 반도체 소자의 레이아웃도이다.
도 2 내지 도 7은 도 1의 a-a에 따른 단면도로써, 본 발명의 집적 회로 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 8 내지 도 11은 도 2 내지 도 7과의 비교를 위한 비교예의 집적 회로 반도체 소자의 제조방법의 단면도들이다.
도 12는 본 발명에 의한 집적 회로 소자를 이용한 카드의 구성을 도시한 개략도이다.
도 13은 본 발명에 의한 집적 회로 소자를 이용한 전자 시스템의 구성을 도시한 개략도이다.

Claims (10)

  1. 반도체 기판 상에 서로 떨어지게 게이트 전극과 게이트 캡핑 패턴을 포함하는 게이트 패턴들을 복수개 형성하고,
    상기 게이트 패턴들을 절연하도록 층간 절연막을 형성하고,
    상기 게이트 전극의 상면에 식각이 정지되도록 상기 층간 절연막 및 게이트 캡핑 패턴을 식각하여 평탄화하고,
    상기 게이트 전극 상에 선택적으로 게이트 금속 실리사이드막를 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 층간 절연막 및 게이트 캡핑 패턴의 평탄화는 화학기계적연마공정을 이용하여 수행하는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 층간 절연막 및 게이트 캡핑 패턴의 화학기계적연마 공정은 상기 층간 절연막 및 게이트 캡핑 패턴과, 상기 게이트 전극간에 연마 선택비를 갖는 연마 슬러리를 이용하여 수행하는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  4. 제3항에 있어서, 상기 층간 절연막 및 게이트 캡핑 패턴의 화학기계적연마시 이용되는 연마 슬러리는 세리아 연마제 및 비이온성 계면 활성제가 포함되어 있는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  5. 반도체 기판 상에 서로 떨어지게 폴리실리콘막으로 이루어진 게이트 전극과 산화막으로 이루어진 게이트 캡핑 패턴을 포함하는 게이트 패턴들을 복수개 형성하고,
    상기 게이트 패턴의 양측벽에 게이트 스페이서를 형성하고,
    상기 게이트 스페이서, 상기 게이트 캡핑 패턴 및 상기 반도체 기판의 표면 상에 질화막으로 라이너막을 형성하고;
    상기 라이너막 상에 상기 게이트 패턴들을 절연하도록 산화막으로 이루어진 층간 절연막을 형성하고,
    상기 게이트 전극의 상면에 식각이 정지되도록 상기 층간 절연막, 게이트 캡핑 패턴 및 게이트 스페이서를 화학기계적연마하고,
    상기 게이트 스페이서, 라이너막 및 층간 절연막의 상부 부분을 일부 식각하여 상기 게이트 전극의 표면 및 측면의 일부를 노출시키고,
    상기 노출된 게이트 전극 상에 선택적으로 게이트 금속 실리사이드막을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  6. 제5항에 있어서, 상기 층간 절연막 및 게이트 캡핑 패턴의 화학기계적연마는
    상기 라이너막을 구성하는 질화막과 게이트 캡핑 패턴을 구성하는 산화막간에 연마 선택비를 가지지 않고, 상기 라이너막을 구성하는 질화막과 캡핑 패턴을 구성하는 산화막과 상기 게이트 전극을 구성하는 폴리실리콘막간에는 연마 선택비를 갖는 연마 슬러리를 이용하여 수행하는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  7. 반도체 기판의 제1 영역에 서로 떨어지게 제1 게이트 전극과 제1 게이트 캡핑 패턴을 포함하는 제1 게이트 패턴들을 복수개 형성하되, 상기 제1 게이트 패턴들은 패턴 밀도를 낮게 형성하고,
    상기 반도체 기판의 제2 영역에 서로 떨어지게 제2 게이트 전극과 제2 게이트 캡핑 패턴을 포함하는 제2 게이트 패턴들을 복수개 형성하되, 상기 제2 게이트 패턴들은 상기 제1 게이트 패턴들에 비하여 패턴 밀도를 높게 형성하고,
    상기 제1 게이트 패턴들 및 제2 게이트 패턴들의 양측벽에 각각 제1 및 제2 게이트 스페이서들을 형성하고,
    상기 제1 게이트 패턴들 및 제2 게이트 패턴들을 절연하도록 층간 절연막을 형성하고,
    상기 제1 게이트 전극 및 제2 게이트 전극의 상면에 정지되도록 상기 층간 절연막, 게이트 캡핑 패턴들 및 게이트 스페이서들을 화학기계적연마하고,
    상기 제1 게이트 전극 및 제2 게이트 전극 상에 선택적으로 게이트 금속 실리사이드막을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  8. 제7항에 있어서, 상기 화학기계적연마시 상기 패턴 밀도가 낮은 상기 반도체 기판의 제1 영역에 형성된 상기 층간 절연막의 표면과 상기 패턴 밀도가 높은 상기 반도체 기판의 제2 영역에 형성된 상기 층간 절연막 및 게이트 스페이서의 표면은 동일면에 위치하게 하는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  9. 제7항에 있어서, 상기 화학기계적연마 후에, 상기 제1 및 제2 게이트 스페이서들 및 상기 층간 절연막의 상부 부분을 일부 식각하여 상기 제1 영역 및 제2 영역의 제1 및 게이트 전극들의 표면 및 측면의 일부를 동일 높이로 노출시키는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  10. 제7항에 있어서, 상기 게이트 스페이서 형성 후에 상기 게이트 스페이서, 상기 게이트 캡핑 패턴 및 상기 반도체 기판의 표면 상에 라이너막을 더 형성하고, 상기 화학기계적연마는 상기 층간 절연막, 상기 게이트 캡핑 패턴 및 상기 게이트 스페이서를 연마하는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
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