CN103943571A - 非易失性存储器的制造方法 - Google Patents

Abstract

本发明提供一种非易失性存储器的制造方法，该制造方法首先提供包括一存储单元区及一周边区的基底，此基底具有多个隔离结构突出于基底表面及形成于各个隔离结构之间的一第一掩膜层。回刻蚀第一掩膜层使其低于隔离结构，并形成一图案化的第二掩膜层于隔离结构及第一掩膜层上，以在后续刻蚀步骤中选择性保留位于周边区的第一掩膜层。在形成作为存储单元浮置栅极的导体层之后，以位于周边区的第一掩膜层为研磨终止层并实施一化学机械研磨步骤。通过本发明，可避免由于表面均匀度不佳导致的装置失效、临界电压漂移、装置可靠度及生产良率降低等问题，同时，由于本发明与现行工艺相容，且步骤简单，可在不增加生产成本的情况下提升装置效能。

Description

非易失性存储器的制造方法

技术领域

本发明是有关于半导体装置的制造方法，且特别是有关于一种非易失性存储器装置的制造方法。

背景技术

非易失性存储器（non-volatile memory，NVM）由于写入的数据在断电后不会消失，且可进行多次读取、写入、抹除等特性，因此被广泛应用于各种电子产品中，例如移动电话及数码相机等便携式电子装置。典型的非易失性存储器包括了由浮置栅极（floating gate，FG）及控制栅极（control gate，CG）所构成的堆迭式栅极结构，其中浮置栅极设置于基底与控制栅极之间，在浮置栅极与基底之间具有穿隧介电层，在控制栅极与浮置栅极之间则具有栅极介电层。可通过控制浮置栅极中的电子分布状态，改变存储单元的临界电压（threshold voltage，Vt），进而达到读取、写入、或抹除资料的效果。

对于不同种类的非易失性存储器装置，是利用对控制栅极施加适当电压，使存储单元的通道（channel）中的电子通过不同机制进出浮置栅极，以改变其浮置栅极中的电荷分布状态。因此，存储单元的浮置栅极的界面性质（例如浮置栅极与栅极介电层之间的表面均匀度）对于数据的读取、写入、抹除具有显著的影响。

图1A～图1D为一系列剖面图，用以说明现有非易失性存储器装置100的制造方法的流程。首先，可在基底10上形成隔离结构，例如浅沟槽隔离（shallowtrench isolation，STI），以电性隔离各个电子元件。如图1A所示，基底10包括存储单元区C及周边区P，在前述二个区域（存储单元区C及周边区P）分别具有多个隔离结构102c及102p突出于基底10的表面。介电层104c及104p分别形成于各个隔离结构102c及102p之间。在介电层104c及104p上方分别形成第一掩膜层106c及106p，此第一掩膜层106c及106p是在形成隔离结构时，作为非隔离结构形成区域的掩膜层之用。接着，如图1B所示，为了形成存储单元的浮置栅极，移除第一掩膜层106c及106p以露出各个隔离结构102c、102p之间的开口，并进行井注入（well implantation）I。如图1C所示，在移除介电层104c及104p及形成穿隧介电层104c’及104p’等步骤后，毯覆式形成导体层108于基底10的表面上以填充各个隔离结构102c及102p之间的开口，作为非易失性存储器装置的浮置栅极。

在填入作为浮置栅极的导体层108后，需要将基底10上方结构的表面平坦化，以确保存储单元的电性并利于后续工艺的进行，故可实施一化学机械研磨（chemical mechanical polish，CMP）步骤。此步骤通常通过先形成一图案化的研磨阻挡层覆盖于基底10的周边区上，再以此图案化的研磨阻挡层为基准，将基底10上方的结构研磨至适当的厚度及表面均匀度。如图1C所示，研磨阻挡层110通常是利用在基底10上方沉积一层与导体层108具有不同刻蚀选择比的膜层而形成，例如在使用多晶硅作为导体层108时，可沉积由一氮化硅层与一四乙氧基硅烷（tetraethyl orthosilicate，TEOS）层积而形成的双层结构作为研磨阻挡层110。通过一光学微影及刻蚀步骤，可选择性移除研磨阻挡层110位于存储单元区C的部分，留下位于周边区P的部分而形成图案化的研磨阻挡层110’。然而，请同时参照图1C～图1D，由于图案化的研磨阻挡层110’是设置于导体层108之上，因此基底10上部分导体层108厚度较薄的区域其高度可能略低于图案化的研磨阻挡层110’，导致进行化学机械研磨时，这些厚度较薄的区域无法受到充分的研磨而使基底10上方结构的表面均匀度变差，例如在非易失性存储器装置100的存储单元区C的浮置栅极上可能会形成碟状凹陷D（gate dishing），或在周边区P可能会有导体层材料的残留等等，进而产生装置失效、临界电压漂移（Vt distribution shift）、装置可靠度降低、及生产良率降低等问题。

因此，亟需寻求一种新的非易失性存储器的制造方法，以解决现有方法中上述的问题，并改善存储器装置的效能。

发明内容

本发明提供一种非易失性存储器的制造方法，以解决现有技术中存在的由于碟状凹陷和导体层材料残留导致的装置失效、临界电压漂移、装置可靠度降低及生产良率降低等问题。

为实现上述目的，本发明一实施例提供一种非易失性存储器的制造方法，包括：提供一基底，基底包括一存储单元区及一周边区，基底具有多个隔离结构突出于基底的表面，且在隔离结构之间具有一介电层及位于介电层上的一第一掩膜层；回刻蚀第一掩膜层，使第一掩膜层低于隔离结构；在隔离结构及第一掩膜层上毯覆式形成一第二掩膜层；选择性移除位于存储单元区的第二掩膜层及第一掩膜层；移除位于周边区的第二掩膜层，留下位于周边区的第一掩膜层；在位于存储单元区的隔离结构之间形成一导电层；以及以位于周边区的第一掩膜层为研磨终止层，实施一化学机械研磨步骤。

通过本发明，可避免由于表面均匀度不佳导致的装置失效、临界电压漂移、装置可靠度及生产良率降低等问题，同时，由于本发明与现行工艺相容，且步骤简单，可在不增加生产成本的情况下提升装置效能。

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1A～图1D为一系列剖面图，用以说明现有非易失性存储器的制造方法的流程；

图2A～图2E为一系列剖面图，用以说明本发明的非易失性存储器的制造方法的一实施例的流程。

附图标记

10、20  基底

100、200  非易失性存储器装置

102c、102p、202c、202p  隔离结构

104c、104p、204  介电层

104c’、104p’、204’  穿隧介电层

108  导体层

110  研磨终止层

110’  图案化的研磨终止层

206c、206p  第一掩膜层

208  第二掩膜层

208’  图案化的第二掩膜层

210c  开口

212c  浮置栅极

C  存储单元区

P  周边区

D  碟状凹陷的缺陷

t  高度差

I  井注入（离子注入）

具体实施方式

本发明提供多个实施例以说明本发明的技术特征，实施例的内容及绘制的图式仅作为例示说明之用，并非用以限缩本发明保护范围。图式中可能省略非必要元件，不同特征可能并未按照比例绘制。本发明所揭示内容可能在不同实施例中使用重复的元件符号，并不代表不同实施例或图式间具有关联。此外，一元件形成于另一元件“上方”、“之上”、“下方”或“之下”可包含两元件直接接触的实施例，或也可包含两元件之间夹设有其它额外元件的实施例。各种元件可能以任意不同比例显示以使图示清晰简洁。

图2A～图2E为一系列剖面图，用以说明本发明的非易失性存储器的制造方法的一实施例的流程。

首先，请参照图2A，提供一基底20，基底20包括一存储单元区C及一周边区P。在基底20的前述二个区域（存储单元区C及周边区P）中分别形成有多个隔离结构202c及202p，其突出于基底20表面。前述隔离结构202c及202p可使用本领域所熟知的浅沟槽隔离工艺形成，例如可于基底20上依序沉积一介电层材料（未绘示）及一第一掩膜层材料（未绘示）后，通过一光学微影及刻蚀步骤移除部分第一掩膜层材料、介电层材料及基底20，以在基底20内形成多个沟槽，而在各个沟槽之间则形成介电层204及位于介电层204上的第一掩膜层206c及206p。然后于前述沟槽中填入介电材料，以分别形成突出于基底20表面的隔离结构202c及202p，用以电性隔离不同装置，例如存储单元。在此步骤中，基底20可为一硅基底，介电层204（或介电层材料）可包括氧化硅，其厚度可介于140～180纳米之间，并可通过热氧化法或化学气相沉积法形成。第一掩膜层206c及206p可包括氮化硅，并可通过化学气相沉积法形成。隔离结构202c及202p可包括以适当方法形成的氧化硅，例如通过高密度电浆化学气相沉积法（high density plasma chemical vapordeposition，HDP-CVD）所形成的氧化硅。在形成隔离结构202c及202p之后，并不移除第一掩膜层206c及206p，因此在各个隔离结构202c及202p之间的介电层204上仍然保有第一掩膜层206c及206p。

接着，请参照图2B，回刻蚀第一掩膜层206c及206p表面的一部分，使第一掩膜层206c及206p的表面低于隔离结构202c及202p，且与隔离结构202c及202p具有一高度差t。随后，在隔离结构202c及202p以及第一掩膜层206c及206p上毯覆式形成一第二掩膜层208。在回刻蚀步骤之前，可先使用本领域所熟知的去氧化硅（de-glass）工艺，使隔离结构202c及202p约略低于第一掩膜层206c及206p而便于整面性（blanket）移除第一掩膜层206c及206p。在本实施例中，高度差t为150～300埃。第二掩膜层208可使用多晶硅，其厚度为大于300埃，且可使用例如化学气相沉积法而形成。

请参照图2C，为了形成各个存储单元的浮置栅极，需要移除至少位于存储单元区C的第一掩膜层206c及第二掩膜层208，以露出各个隔离结构202c之间的开口210c。在本实施例中，于形成第二掩膜层208之后，是先通过一光学微影及刻蚀步骤图案化第二掩膜层208，以选择性移除第二掩膜层208位于存储单元区C的部分而仅留下位于周边区P的第二掩膜图案层208’。之后，再移除位于存储单元区C的第一掩膜层206c。在移除位于存储单元区C的第一掩膜层206c时，由于位于周边区P的第一掩膜层206p受到第二掩膜图案层208’的保护，因此不会与位于存储单元区C的第一掩膜层206c一起被移除，而可继续保留于后续步骤中。移除第一掩膜层206的方法可包括湿法付蚀。

请参照图2D，将第二掩膜图案层208’移除，且可依本领域所熟知的技术进行存储器单元的井注入I。之后，请参照图2E，在注入完成后可移除位于存储单元区C的介电层204c，并另行形成穿隧介电层204c’，以确保存储单元的介电层的品质，并于图2D所示的结构上毯覆式形成一导体层（未绘示），以填充存储单元区C中各个隔离结构202c及202p之间的开口210c（标示于图2D中），并以位于周边区P的第一掩膜层206p为研磨终止层，实施一化学机械研磨步骤以进行表面平坦化，并于存储单元区C中形成浮置栅极212c。在本实施例中，由于进行化学机械研磨时，对多晶硅及氧化硅的刻蚀选择比较为接近，而多晶硅与氮化硅的刻蚀选择比差异较大，故进行化学机械研磨时，由多晶硅所构成的导体层材料及由氧化硅所构成的隔离结构202c及202p两者的研磨速度较相近且较快，而由氮化硅所构成的第一掩膜层206p的研磨速度较慢，而使位于周边区P的第一掩膜层206p成为研磨的基准点。在完成化学机械研磨步骤后，即可得到在位于存储单元区C的隔离结构202c之间具有浮置栅极212c的非易失性存储器装置200。在本实施例中，位于周边区P的隔离结构202p之间则仍然保留第一掩膜层206p。

由于本发明是使用高度低于隔离结构202c及202p且设置于导体层材料下方的第一掩膜层206p作为研磨终止层，相较于在现有技术中使用设置于导体层108上方而可能高于部分区域的导体层108的第一掩膜层110’作为研磨终止层（请参照图1D），本发明可确保非易失性存储器装置200在制作过程中，其表面被研磨至目标高度，因而可避免表面均匀度不佳（例如具有碟状凹陷、导体层材料残留等缺陷），导致装置失效、临界电压漂移、装置可靠度及生产良率降低等问题。此外，本发明所提供的非易失性存储器制造方法与现行工艺相容，且步骤简单，故可在不增加生产成本的情况下提升装置效能。

虽然本发明已以多个较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视权利要求书所界定的为准。

Claims (8)

1.一种非易失性存储器的制造方法，其特征在于，所述非易失性存储器的制造方法包括：

提供一基底，所述基底包括一存储单元区及一周边区，所述基底具有多个隔离结构突出于所述基底的表面，且在所述多个隔离结构之间具有一介电层及位于所述介电层上的一第一掩膜层；

回刻蚀所述第一掩膜层，使所述第一掩膜层低于所述多个隔离结构；

在所述多个隔离结构及所述第一掩膜层上毯覆式形成一第二掩膜层；

选择性移除位于所述存储单元区的所述第二掩膜层及所述第一掩膜层；

移除位于所述周边区的所述第二掩膜层，留下位于所述周边区的所述第一掩膜层；

在位于所述存储单元区的所述多个隔离结构之间形成一导电层；以及

以位于所述周边区的所述第一掩膜层为研磨终止层，实施一化学机械研磨步骤。

2.根据权利要求1所述的非易失性存储器的制造方法，其特征在于，所述第二掩膜层为多晶硅。

3.根据权利要求1所述的非易失性存储器的制造方法，其特征在于，选择性移除位于所述存储单元区的所述第二掩膜层及所述第一掩膜层的步骤包括实施一微影及刻蚀步骤。

4.根据权利要求1所述的非易失性存储器的制造方法，其特征在于，形成所述第二掩膜层的步骤包括一化学气相沉积步骤。

5.根据权利要求1所述的非易失性存储器的制造方法，其特征在于，所述第一掩膜层包括氮化硅。

6.根据权利要求1所述的非易失性存储器的制造方法，其特征在于，所述多个隔离结构包括氧化硅。

7.根据权利要求1所述的非易失性存储器的制造方法，其特征在于，所述介电层包括氧化硅。

8.根据权利要求1所述的非易失性存储器的制造方法，其特征在于，所述导电层包括多晶硅。