CN104465489A - 半导体器件及其形成方法 - Google Patents

Abstract

一种半导体器件的形成方法，包括：提供衬底，所述衬底包括存储区和外围区；在所述衬底上依次形成浮栅层和填充层；形成隔离结构；使所述隔离结构与所述填充层的表面齐平；在所述填充层和所述隔离结构上形成保护层；依次去除存储区内的保护层、填充层露出所述浮栅层，以及存储区内部分厚度的隔离结构；在存储区的浮栅层、外围区的保护层以及隔离结构上覆盖控制栅层；去除外围区的控制栅层和保护层露出所述填充层；形成掩模材料层。本发明通过在设置填充层和保护层，可以减小半导体器件膜层的起伏程度，能够有效避免膜层残留问题，提高器件制造过程中的良品率，降低器件制造成本。

Description

半导体器件及其形成方法

技术领域

本发明涉及半导体制造领域，特别涉及一种半导体器件及其形成方法。

背景技术

随着超大规模集成电路(Ultra Large Scale Integration，ULSI)的飞速发展，集成电路制造工艺变得越来越复杂和精细，也对半导体衬底上形成的半导体器件的电学稳定性要求也越来越高。而在半导体器件的制造过程中，膜层表面的起伏不平对后续形成的半导体器件的稳定性和器件的集成度具有较大的影响。因此，在半导体衬底上形成膜层后，需要对起伏不平的膜层表面进行平坦化处理。

参考图1至图4，示出了现有技术一种半导体器件形成方法各个步骤的示意图。此处，以应用于嵌入式闪存的形成方法为例进行说明。

如图1所示，首先提供衬底10，所述衬底包括存储区a和外围区b；在所述衬底10内形成隔离结构13，位于所述存储区a和所外围区b交界处的隔离结构13将所述衬底分为存储区衬底10a和外围区衬底10b，位于所述存储区的隔离结构为存储区隔离结构13a，位于所述外围区的隔离结构为外围区隔离结构13b；在所述存储区衬底10a上形成存储区浮栅层11a，所述存储区隔离结构13a和所述存储区浮栅层11a齐平；在所述外围区衬底10b上形成外围区浮栅层11b，所述外围区隔离结构13b高于所述外围区浮栅层11b，即所述存储区隔离结构13a的高度小于所述外围区隔离结构13b。如图2所示，形成所述控制栅层15，所述控制栅层15覆盖所述存储区的隔离结构13a、所述外围区的隔离结构13b以及所述浮栅层11。

参考图2，在所述存储区隔离结构13a、所述存储区浮栅层11a、外围区浮栅层11b以及外围区隔离结构13b上形成控制栅材料层15。

如图3所示，刻蚀所述控制栅材料层15，形成所述存储区控制栅15a，并在所述存储区控制栅15a内形成细槽16。在形成所述存储区控制栅15a，并在所述存储区控制栅15a内形成细槽16的过程中，去除所述外围区控制栅层，露出所述外围区浮栅22。

如图4所述，形成所述掩模材料层17。在存储区所述掩模材料层17填充所述细槽16，并覆盖所述存储区控制栅15a和存储区隔离结构13a，在外围区，所述掩模材料层17覆盖所述外围区浮栅11b和外围区隔离结构13b。

进一步，所述掩模材料层17上需要沉积其他膜层以形成半导体器件，沉积膜层之后，需要进行平坦化处理。但是，经检测发现，采用现有技术形成的半导体器件经平坦化处理之后，容易出现后续膜层材料残留的问题。

发明内容

本发明解决的问题是提供一种半导体器件的形成方法，以解决半导体器件在化学机械研磨之后出现残留的问题。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：

提供衬底，所述衬底包括用于形成存储器件的存储区和用于形成外围电路的外围区；

在所述存储区的衬底表面和所述外围区的衬底上依次形成浮栅层和填充层；

在所述存储区和外围区中以及所述存储区和所述外围区交界处形成隔离结构；

使所述隔离结构与所述填充层的表面齐平；

在所述填充层和所述隔离结构上形成保护层；

依次去除存储区内的保护层、填充层露出所述浮栅层，并在去除存储区内的保护层和填充层的过程中，去除存储区内部分厚度的隔离结构，使剩余隔离结构与所述存储区内的浮栅层表面齐平；

在存储区的浮栅层、外围区的保护层以及隔离结构上覆盖控制栅层；

去除外围区的控制栅层和保护层露出所述填充层；

在外围区的所述填充层和存储区的控制栅层上形成掩模材料层，位于存储区的掩模材料层用作存储区的掩模，位于外围区的掩模材料层与所述填充层作为外围区的掩模。

可选的，去除外围区的控制栅层的步骤包括：刻蚀所述控制栅层以去除所述外围区的控制栅层，在刻蚀所述控制栅层的步骤中，还在所述存储区的控制栅层中形成露出隔离结构的多个凹槽；

在所述填充层和存储区的控制栅层上形成掩模材料层的步骤中，所述掩模材料层还填充于所述多个凹槽中。

可选的，通过化学机械研磨使所述隔离结构与所述填充层的表面齐平。

可选的，所述掩模材料层与所述填充层材料相同。

可选的，所述填充层材料为氮化硅。

可选的，所述填充层的厚度在到范围内。

可选的，形成保护层的步骤包括：采用化学气相沉积、物理气相沉积以及原子层沉积的方法形成所述保护层。

可选的，所述保护层的厚度为到

可选的，所述保护层材料为氧化硅。

可选的，依次去除存储区内的保护层、填充层露出所述浮栅层的步骤包括：采用掩模干法刻蚀工艺去除存储区保护层以及存储区内部分厚度的填充层；采用湿法刻蚀去除剩余存储区的填充层。

本发明还提供一种有上述形成方法形成的半导体器件。

与现有技术相比，本发明的技术方案具有以下优点：

本发明通过在使所述隔离结构与所述填充层的表面齐平后，设置外围区的保护层，以保护外围区的填充层，然后在存储区形成后续膜层；完成存储区膜层后，再在存储区、外围区形成掩模材料层。最终在外围区和存储区形成的掩模层，具有较高的平整度的表面，具有较小的膜层起伏，能够有效的避免后续半导体制程中膜层的残留问题，能够提高器件制造过程中的良品率，降低器件制造的成本。

附图说明

图1至图4是一种现有技术形成半导体器件的示意图；

图5至图10是本发明所提供的半导体器件形成方法的示意图。

具体实施方式

由背景技术可知，采用现有技术形成的半导体器件经平坦化工艺之后容易出现膜层残留的问题，结合器件的形成过程分析残留问题的原因：

参考图1至图4，

所述存储区隔离结构13a的高度低于所述外围区隔离结构13b，但是所述存储区浮栅层11a和所述外围区浮栅层11b的高度是齐平的。而在形成掩模材料层17之前，存储区浮栅11a之上需要形成存储区控制栅15a，所述掩模材料层17覆盖存储区控制栅15a。因此在所述掩模材料层17形成的之前，所述外围区隔离结构13b顶部与外围区浮栅层11b表面存在较大的高度差，因此在所述掩模材料层17形成以后，所述掩模材料层17表面会形成浅凹槽28。

后续，在所述掩模材料层17上需要进一步沉积膜层以形成其他半导体器件，所述浅凹槽28内填充有后续膜层材料。由于浅凹槽28深度较大，平坦化处理的时候，平坦化工艺无法完全去除浅凹槽28内填充的材料，容易出现膜层材料残余。残余在浅凹槽28的膜层材料会影响掩模材料层17的去除工艺，从而影响所形成的半导体器件的性能，影响器件制造的良品率。

为解决所述技术问题，本发明提供一种半导体器件的形成方法，包括：

提供衬底，所述衬底包括用于形成存储器件的存储区和用于形成外围电路的外围区；在所述存储区的衬底表面和所述外围区的衬底上依次形成浮栅层和填充层；在所述存储区和外围区中以及所述存储区和所述外围区交界处形成隔离结构；使所述隔离结构与所述填充层的表面齐平；在所述填充层和所述隔离结构上形成保护层；依次去除存储区内的保护层、填充层露出所述浮栅层，并在去除存储区内的保护层和填充层的过程中，去除存储区内部分厚度的隔离结构，使剩余隔离结构与所述存储区内的浮栅层表面齐平；在存储区的浮栅层、外围区的保护层以及隔离结构上覆盖控制栅层；去除外围区的控制栅层和保护层露出所述填充层；在外围区的所述填充层和存储区的控制栅层上形成掩模材料层，位于存储区的掩模材料层用作存储区的掩模，位于外围区的掩模材料层与所述填充层作为外围区的掩模。

本发明通过在外围区设置填充层和保护层，可以减小器件膜层的起伏程度，使膜层的起伏程度达到平坦化工艺的平整能力之内，使后续膜层经过平坦化工艺后没有残留，能够有效的避免由于膜层起伏过大而引起的残留问题，提高器件制造的良品率，降低器件制造成本。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图10是本发明所提供的半导体器件形成方法一实施例中各个步骤的结构示意图。需要说明的是，本实施例中虽以嵌入式闪存为例进行说明，但是不应以此限制本发明。

参考图5，提供衬底100，所述衬底100包括用于形成存储器件的存储区A和用于形成外围电路的外围区B；所述衬底100内形成有隔离结构101；在所述衬底100上依次形成浮栅层和填充层，位于存储区的浮栅层和填充层分别为存储区浮栅层102A和存储区填充层103A，位于外围区的浮栅层和填充层分别为外围区浮栅层102B和外围区填充层103B。

所述衬底100是后续工艺的工作平台。所述衬底100的材料选自单晶硅、多晶硅或非晶硅；所述衬底也可以选自硅、锗、砷化镓或硅锗化合物；所述衬底还可以选自具有外延层或外延层上硅结构；所述衬底还可以是其他半导体材料，本发明对此不作任何限定。本实施例中所述衬底的材料为硅。

所述衬底100内形成有隔离结构101，用于实现不同器件区域之间的电隔离，位于所述存储区A和所述外围区B交界处的隔离结构101把所述衬底100分为存储区衬底100A和外围区衬底100B。位于所述存储区内的隔离结构为存储区隔离结构101A，位于所述外围区内的隔离结构为外围区隔离结构101B。所述隔离结构101内填充的绝缘材料为氧化硅。需要说明的是，所述绝缘材料的填充能力不仅受到填充工艺的影响，还受到隔离结构形貌的影响，尤其是高深宽比(深宽比大于10)的隔离结构填充中，容易在绝缘材料中形成空隙。因此，可选的，在绝缘材料填充完成以后，进行一退火工艺，以修复绝缘材料形成的空隙。

所述存储区浮栅层102A用于形成所述存储器件的浮栅。具体的，在嵌入式闪存中，所述浮栅用于在存储器件工作时存储信息。所述外围区浮栅层102B在后续工艺中需去除。具体的，所述存储区浮栅层102A和所述外围区浮栅层102B的材料为多晶硅，采用炉管沉积的工艺形成所述存储区浮栅层102A和所述外围区浮栅层102B。

所述填充层的作用是用以填充所述浮栅层表面与所述隔离结构101表面的高度差。位于所述存储区的填充层为存储区填充层103A，位于所述外围区的填充层为外围区填充层103B。本实施例中，所述存储区填充层103A和所述外围区填充层103B的材料为氮化硅，可以采用化学气相沉积(Chemicalvapor deposition,CVD)、物理气相沉积(Physical Vapor Deposition,PVD)或原子层沉积(Atomic layer deposition,ALD)的方式形成。所述填充层102的厚度为到

需要说明的是，本实施例中所述填充层在所述隔离结构101之前形成，仅为一示例，在本发明其他实施例中，所述填充层也可以在隔离结构101形成之后形成。本发明对所述填充层和所述隔离结构101形成的先后顺序不做限定。

继续参考图5，使所述隔离结构101与所述存储区填充层103A和外围区填充层103B的表面齐平。

具体的，本实施例中，采用化学机械研磨的工艺使所述隔离结构101与所述存储区填充层103A和所述外围区填充层103B的表面齐平。

参考图6，在所述存储区填充层103A、所述外围区填充层103B和所述隔离结构101上形成保护层104。

所述保护层104的作用是在后续形成存储区器件的过程中，保护外围区填充层103B不受影响，减小存储区的控制栅形成后所述存储区表面和所述外围区表面的高度差。位于所述存储区的保护层为存储区保护层104A，位于所述外围区的保护层为外围区保护层104B。本实施例中，所述保护层104的材料为氧化硅。具体的可以通过化学气相沉积、物理气相沉积、原子层沉积或者炉管的方式形成所述保护层104。

需要说明的是，如果保护层104厚度过小，难以在后续刻蚀形成存储区控制栅的步骤中起到保护所述外围区填充层103B的作用；如果保护层104厚度过大，则容易造成材料的浪费或者增加工艺难度。可选的，所述保护层104的厚度在到

结合参考图7，依次去除存储区保护层104A和存储区填充层103A露出所述存储区浮栅层102A。

具体的，去除所述存储区保护层104A和存储区填充层103A露出所述存储区浮栅层102A的步骤包括：

采用掩模干法刻蚀工艺去除所述存储区保护层104A以及部分厚度存储区填充层103A；之后，采用湿法刻蚀去除剩余厚度存储区填充层103A。在外围区，由于有掩模的保护，外围区保护层104B不受干法刻蚀的影响。而在湿法刻蚀过程中，外围区由于有外围区保护层104B的保护，因此所述外围区填充层103B不受湿法刻蚀的影响。因此，在去除所述存储区保护层104A和存储区填充层103A，露出存储区浮栅层102A的步骤之后，所述外围区的表面(外围区保护层104B表面)比所述存储区的表面(存储区浮栅层102A表面)高，高度差在到范围内。

继续参考图7，在去除存储区保护层104A和存储区填充层103A的过程中，去除部分厚度的存储区隔离结构101A，使剩余的存储区隔离结构101A与所述存储区浮栅层102A表面齐平。

具体的，在去除所述存储区保护层104A和存储区填充层103A的两次刻蚀中，去除部分厚度的存储区隔离结构101A，使剩余的存储区隔离结构101A与所述存储区浮栅层102A表面齐平。

参考图8，在存储区隔离结构101A、存储区浮栅层102A以及外围区保护层104B上覆盖控制栅材料层105。

所述控制栅材料层105用于在后续工艺制程中形成存储器件的控制栅。具体的，在嵌入式闪存中，所述控制栅用于控制所述浮栅上的数据存储的写入或者擦除。本实施例中，所述控制栅材料层105的材料为多晶硅。具体的，可以通过化学气相沉积、物理气相沉积、原子层沉积等方式形成所述控制栅材料层105。所述控制栅材料层105的厚度为到

需要说明的是，形成所述控制栅材料层105之前，在存储区浮栅层102A、外围区保护层104B及存储区隔离结构101A上还形成有一绝缘层(图中未标示)，用于实现所述控制栅材料层105与所述存储区浮栅层102A之间的电隔离。

在控制栅材料层105形成之前，所述存储区表面比所述外围区表面低到即所述存储区浮栅层102A表面与所述外围区保护层104B的表面之间存在到的高度差。因此，在形成控制栅材料层105之后，所述控制栅材料层105在存储区的表面高度比在外围区的表面高度低到

参考图9，去除外围区的控制栅材料层105和所述外围区保护层104B，露出所述外围区填充层103B。

具体的，采用刻蚀工艺去除外围区的控制栅材料层105，所述剩余的控制栅材料层形成存储区控制栅层105A用于后续在存储区形成存储器件的控制栅，用于控制所述浮栅上数据的写入和擦除。

需要说明的是，在去除外围区的控制栅材料层105和所述外围区保护层104B的过程中，还在所述存储区控制栅层105A中形成露出存储区隔离结构101A的多个凹槽106。

所述凹槽106用于分离不同行的控制栅。具体的，可以采用各向异性干法刻蚀形成所述凹槽106。本实施例中，所述凹槽106的宽度为0.16μm。需要说明的是，本实施例中，所述凹槽106的形状和宽度仅为一示例，本发明对此不做任何限制。

需要说明的是，所述控制栅材料层105在存储区的表面高度比在外围区的表面高度低到因此在去除所述外围区的控制栅材料层105和所述外围区保护层104B的步骤之后，所述存储区控制栅层105A表面与所述外围区填充层103B表面之间的高度在以内。

参考图10，在所述外围区填充层103B和存储区控制栅层105A上形成掩模材料层107。

具体的，位于所述存储区的掩模材料层107在后续存储器件制程过程中用作掩模；位于所述外围区的掩模材料层107与外围区填充层103B一起作为外围器件制程过程中的掩模。所述掩模在后续工艺中保护存储区和外围区不受影响。本实施例中，所述掩模材料层107的材料与所述填充层材料相同。所述掩模材料层207的材料为氮化硅。具体的，可以采用化学气相沉积、物理气相沉积、原子层沉积等方式形成所述掩模材料层107。所述掩模材料层107的厚度为到

需要说明的是，在所述外围区填充层103B和存储区控制栅层105A上形成掩模材料层107的步骤中，所述掩模材料层107还填充于多个所述凹槽中。

还需要说明的是在形成所述掩模材料层107步骤之前，所述存储区控制栅层105A的表面与所述外围区填充层103B的表面之间的高度差在以内。因此所述掩模材料层107在所述存储区A和所述外围区B最高处和最低处的高度差在以内。在后续工艺中，能够通过化学机械研磨去除掩膜层上的膜层而没有残留，从而提高所形成的半导体器件的性能，提高器件制造的良品率。

综上，本发明通过在使所述隔离结构与所述填充层103B的表面齐平后，设置外围区的保护层104B，以保护外围区填充层103B，然后在存储区A形成后续膜层；完成存储区膜层后，去除外围区保护层104B，再在存储区A、外围区B形成掩模材料层107。最终在外围区B和存储区A形成的掩模层，具有较高的平整度的表面，具有较小的膜层起伏，能够有效的避免后续半导体制程中膜层的残留问题，能够提高器件制造过程中的良品率，降低器件制造的成本。

相应的，本发明还提供一种由上述形成方法形成的半导体器件，继续参考图10，示出了本发明所提供半导体器件一实施例的示意图。

所述半导体器件包括：

所述衬底100是后续工艺的工作平台。所述衬底100的材料选自单晶硅、多晶硅或非晶硅；所述衬底也可以选自硅、锗、砷化镓或硅锗化合物；所述衬底还可以选自具有外延层或外延层上硅结构；所述衬底还可以是其他半导体材料，本发明对此不作任何限定。本实施例中所述衬底的材料为硅。

位于所述衬底100内的隔离结构101，用于实现不同器件区域之间的电隔离，位于所述存储区A和所述外围区B交界处的隔离结构101把所述衬底100分为存储区衬底100A和外围区衬底100B。位于所述存储区内的隔离结构为存储区隔离结构101A，位于所述外围区内的隔离结构为外围区隔离结构101B。所述隔离结构101内填充的绝缘材料为氧化硅。需要说明的是，所述绝缘材料的填充能力不仅受到填充工艺的影响，还受到隔离结构形貌的影响，尤其是高深宽比(深宽比大于10)的隔离结构填充中，容易在绝缘材料中形成空隙。因此，可选的，在绝缘材料填充完成以后，进行退火工艺，以修复绝缘材料形成的空隙。

位于所述衬底100上的浮栅层，包括位于存储区的存储区浮栅102A和位于外围区的外围区浮栅102B。所述存储区浮栅层102A用于形成所述存储器件的浮栅。具体的，在嵌入式闪存中，所述浮栅用于在存储器件工作时存储信息。所述外围区浮栅层102B在后续工艺中需去除。具体的，所述存储区浮栅层102A和所述外围区浮栅层102B的材料为多晶硅，采用炉管沉积的工艺形成所述存储区浮栅层102A和所述外围区浮栅层102B。

位于所述存储区浮栅层102A上的所述存储区控制栅层105A，用于形成存储器件的控制栅。具体的，在嵌入式闪存中，所述控制栅用于控制所述浮栅上的数据存储的写入或者擦除。本实施例中，所述存储区控制栅层105A的材料为多晶硅，可以采用化学气相沉积、物理气相沉积、原子层沉积等方式形成。所述存储区控制栅层105A的厚度为到

需要说明的是，所述存储区控制栅层105A与所述存储区浮栅层102A之间还设置有一绝缘层(图中未标示)，用于实现所述控制栅层105与所述存储区的浮栅101之间的电隔离。

位于所述外围区浮栅102B上的外围区填充层103B，用于填充所述外围区浮栅102B表面与所述外围区隔离结构101B表面的高度差。本实施例中，所述外围区填充层103B的材料为氮化硅，可以采用化学气相沉积(Chemicalvapor deposition,CVD)、物理气相沉积(Physical Vapor Deposition,PVD)或原子层沉积(Atomic layer deposition,ALD)的方式形成。所述外围区填充层103B的厚度为到

所述掩模材料层107用以形成掩模。具体的，位于所述存储区的掩模材料层107在后续存储器件制程过程中用作掩模；位于所述外围区的掩模材料层107与所述填充层102作为外围电路制程过程中的掩模。所述掩模在后续工艺中保护存储区和外围区不受影响。本实施例中，所述掩模材料层107的材料与所述填充层材料相同。所述掩模材料层107的材料为氮化硅。具体的，可以采用化学气相沉积、物理气相沉积、原子层沉积等方式形成所述掩模材料层107。所述掩模材料层107的厚度为到

需要说明的是，所述存储区控制栅层105A内，还形成有多个露出隔离结构的凹槽，所述掩模材料层107还填充于多个凹槽中。

还需要说明的是，由于所述外围区填充层103B的厚度为到所述存储区控制栅层105A的厚度为到因此，所述掩模材料层107形成以前，所述外围区表面与所述存储区表面膜层的最高处和最低处的高度差在以内。所以，所述掩模材料层107在所述存储区A和所述外围区B最高处和最低处的高度差在。在后续工艺中，能够通过化学机械研磨去除掩膜层上的膜层而没有残留，从而提高所形成的半导体器件的性能，提高器件制造的良品率。

本发明通过在外围区设置填充层，可以减小器件膜层的起伏程度，使膜层的起伏程度达到平坦化工艺的平整能力之内，使后续膜层经过平坦化工艺后没有残留，能够有效的避免由于膜层起伏过大而引起的残留问题，提高器件制造的良品率，降低器件制造成本。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种半导体器件的形成方法，其特征在于，包括：

提供衬底，所述衬底包括用于形成存储器件的存储区和用于形成外围电路的外围区；

在所述存储区的衬底表面和所述外围区的衬底上依次形成浮栅层和填充层；

在所述存储区和外围区中以及所述存储区和所述外围区交界处形成隔离结构；

使所述隔离结构与所述填充层的表面齐平；

在所述填充层和所述隔离结构上形成保护层；

依次去除存储区内的保护层、填充层露出所述浮栅层，并在去除存储区内的保护层和填充层的过程中，去除存储区内部分厚度的隔离结构，使剩余隔离结构与所述存储区内的浮栅层表面齐平；

在存储区的浮栅层、外围区的保护层以及隔离结构上覆盖控制栅层；

去除外围区的控制栅层和保护层露出所述填充层；

在外围区的所述填充层和存储区的控制栅层上形成掩模材料层，位于存储区的掩模材料层用作存储区的掩模，位于外围区的掩模材料层与所述填充层作为外围区的掩模。

2.如权利要求1所述的形成方法，其特征在于，去除外围区的控制栅层的步骤包括：刻蚀所述控制栅层以去除所述外围区的控制栅层，在刻蚀所述控制栅层的步骤中，还在所述存储区的控制栅层中形成露出隔离结构的多个凹槽；

在所述填充层和存储区的控制栅层上形成掩模材料层的步骤中，所述掩模材料层还填充于所述多个凹槽中。

3.如权利要求1所述的形成方法，其特征在于，通过化学机械研磨使所述隔离结构与所述填充层的表面齐平。

4.如权利要求1所述的形成方法，其特征在于，所述掩模材料层与所述填充层材料相同。

5.如权利要求1所述的形成方法，其特征在于，所述填充层材料为氮化硅。

6.如权利要求1所述的形成方法，其特征在于，所述填充层的厚度在到范围内。

7.如权利要求1所述的形成方法，其特征在于，形成保护层的步骤包括：采用化学气相沉积、物理气相沉积以及原子层沉积的方法形成所述保护层。

8.如权利要求1所述的形成方法，其特征在于，所述保护层的厚度为到

9.如权利要求1所述的形成方法，其特征在于，所述保护层材料为氧化硅。

10.如权利要求1所述的形成方法，其特征在于，依次去除存储区内的保护层、填充层露出所述浮栅层的步骤包括：

采用掩模干法刻蚀工艺去除存储区保护层以及存储区内部分厚度的填充层；采用湿法刻蚀去除剩余存储区的填充层。

11.一种如权利要求1～9中任一权利要求所述的形成方法形成的半导体器件。