CN108172580A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的实施例提供了一种半导体器件及其制造方法。一种半导体器件包括非易失性存储器。非易失性存储器包括设置在衬底上的第一介电层、设置在介电层上的浮置栅极、控制栅极、设置在浮置栅极和控制栅极之间并且具有氧化硅层、氮化硅层以及氧化硅和氮化硅的多层中的一种的第二介电层，以及擦除栅极和选择栅极。擦除栅极和选择栅极包括底部多晶硅层和上部金属层的堆叠件。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体集成电路，更具体地涉及包括非易失性存储器单元和外围电路的半导体器件及其制造工艺。
背景技术
随着半导体产业已经进入纳米级技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，在降低接触电阻和抑制光刻操作次数的增大方面面临挑战。
发明内容
根据本发明的一个方面，提供了一种用于制造包括非易失性存储器的半导体器件的方法，所述方法包括：形成单元结构，所述单元结构包括：堆叠结构，包括设置在第一介电层上方的第一多晶硅层，设置在所述第一多晶硅层上方的第二介电层，和设置在所述第二介电层上方的第二多晶硅层；和第三多晶硅层，设置在所述堆叠结构的两侧处；至少部分地去除所述第三多晶硅层，从而形成擦除栅极空隔和选择栅极空隔；以及在所述擦除栅极空隔和所述选择栅极空隔中形成导电材料。
根据本发明的另一个方面，提供了一种制造半导体器件的方法，其中，所述半导体器件包括设置在存储器单元区中的非易失性存储器和设置在逻辑电路区中的场效应晶体管，所述方法包括：在所述存储器单元区中形成用于所述非易失性存储器的单元结构，所述单元结构包括：堆叠结构，包括设置在第一介电层上方的第一多晶硅层，设置在所述第一多晶硅层上方的第二介电层，和设置在所述第二介电层上方的第二多晶硅层；和第三多晶硅层，设置在所述堆叠结构的两侧处；在所述逻辑电路区中形成用于所述场效应晶体管的伪栅极结构，所述伪栅极结构包括：栅极介电层，设置在衬底上方；和伪逻辑栅极，由多晶硅制成并且设置在所述栅极介电层上方；至少部分地去除所述第三多晶硅层和所述伪逻辑栅极，从而在所述存储器单元区中形成擦除栅极空隔和选择栅极空隔以及在所述逻辑电路区中形成逻辑栅极空隔；以及在所述擦除栅极空隔、所述选择栅极空隔和所述逻辑栅极空隔中形成导电材料。
根据本发明的又一个方面，提供了一种包括非易失性存储器的半导体器件，所述非易失性存储器包括：第一介电层，设置在衬底上；浮置栅极，设置在所述介电层上；控制栅极；第二介电层，设置在所述浮置栅极和所述控制栅极之间，并且所述第二介电层具有氧化硅层、氮化硅层以及氧化硅和氮化硅的多层中的一种；以及擦除栅极和选择栅极，其中：所述擦除栅极和所述选择栅极包括底部多晶硅层和上部金属层的堆叠件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制且仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A至图1D示出根据本发明的一个实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图2A至图2D示出根据本发明的一个实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图3A至图3C示出根据本发明的一个实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。图3D示出与图3C的区域A1对应的堆叠结构的放大的截面图。
图4A至图4C示出根据本发明的一个实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图5A至图5C示出根据本发明的一个实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图6A至图6C示出根据本发明的一个实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图7A至图7C示出根据本发明的一个实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图8A至图8C示出根据本发明的一个实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图9A至图9C示出根据本发明的另一实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图10A至图10C示出根据本发明的另一实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
图11A至图11C示出根据本发明的另一实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…之下”、“下部”、“在…上方”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...构成”可以指“包含”或“由...组成”。
在本实施例中，半导体器件包括非易失性存储器(NVM)单元和诸如逻辑电路的外围电路。外围电路还可以包括静态随机存取存储器(SRAM)。NVM单元通常需要堆叠多层(诸如多晶硅层)的堆叠结构，而外围逻辑电路通常包括具有单个多晶硅层的场效应晶体管(FET)。由于结构差异，例如，当在NVM单元和外围逻辑电路上方形成层间介电(ILD)层时，NVM单元区和外围逻辑电路区之间的ILD层中存在高度差。这种高度差可能会影响对ILD层的化学机械抛光(CMP)的性能。
在本发明中，在制造NVM单元和外围逻辑电路之前，蚀刻NVM单元区中的衬底，以在NVM单元区和外围逻辑电路区之间制造“台阶”。台阶高度对应于如果不形成台阶而形成ILD层时的高度差。此外，还应当注意，应避免在台阶附近放置器件。
图1A至图8C总体示出根据本发明的一个实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。应当理解，可以在图1A至图8C所示的工艺之前、期间和之后提供额外的操作，并且对于本方法的额外实施例，可以替换或消除下面描述的一些操作。
如图1A所示，例如，在衬底10上形成掩模层，其中，该掩模层包括垫氧化物层12和形成在垫氧化物层12上的氮化物层13。通过光刻操作在氮化物层13上方形成光刻胶图案(未示出)，以覆盖外围逻辑电路区LG。通过使用光刻胶图案作为蚀刻掩模，暴露NVM单元区MC，而外围逻辑电路区LG被氮化物层13和垫氧化物层12覆盖。如图1A所示，在NVM单元区MC和外围逻辑电路区LG之间存在过渡区TR。
在一个实施例中，例如，衬底10是具有杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内的p型硅衬底。在其他实施例中，衬底是具有杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内的n型硅衬底。可选地，衬底可以包括其他元素半导体，诸如锗；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体；或它们的组合。在一个实施例中，衬底是SOI(绝缘体上硅)衬底的硅层。在一些实施例中，垫氧化物层12是热生长的氧化硅，并且氮化物层13是氮化硅。可以通过使用炉或化学汽相沉积(CVD)形成氧化硅和氮化硅。用于掩模层的材料不限于氧化硅和氮化硅，并且可以使用用于掩模层的任何其他合适的材料。在一些实施例中，垫氧化物层12的厚度在约3nm至约50nm的范围内，并且氮化物层13的厚度在约30nm至约200nm的范围内。
在图案化掩模层之后，通过使用湿氧化来氧化NVM单元区MC，从而形成氧化物层，然后通过使用湿蚀刻来去除氧化物层，从而在NVM单元区MC和外围逻辑电路区LG之间形成台阶。然后，如图1B所示，去除氮化物层13和垫氧化物层12。
在特定实施例中，通过使用垫氧化物层12和氮化物层13作为蚀刻掩模，蚀刻NVM单元区MC中的衬底10以形成该台阶。
如图1C所示，在形成台阶之后，形成隔离绝缘层20，其还称为浅沟槽隔离(STI)。为了形成隔离绝缘层20，在衬底10上形成包括氧化硅层14和氮化硅层15的掩模层，并且通过光刻和蚀刻操作来图案化掩模层。然后，通过使用图案化的掩模层作为蚀刻掩模，对衬底10进行沟槽蚀刻以形成沟槽。在一些实施例中，沟槽的深度在约100nm至约1μm的范围内。
利用诸如氧化硅的绝缘(介电)材料填充沟槽，然后实施诸如CMP或回蚀工艺的平坦化操作，以去除绝缘材料层的上部，从而形成隔离层20。在平面图中，未被蚀刻且被由绝缘材料(诸如氧化硅)制成的浅沟槽隔离件(STI)围绕或分离的衬底是有源区，其中，在该有源区上方形成晶体管或其他半导体器件。如图1C所示，NVM单元区MC和外围逻辑电路区LG可以由过渡区TR中的相对大的隔离层20分离。在一些实施例中，在形成隔离层20之后，保持了单元区和外围逻辑电路区之间的台阶。
此外，如图1D所示，去除NVM单元区MC中的包括氧化硅层14和氮化硅层15的掩模层，而逻辑电路区LG被由氮化硅制成的保护层16覆盖。
随后，如图2A所示，在NVM单元区MC中的衬底10上方形成第一介电层21和第一多晶硅层30。第一介电层21用作NVM单元的隧道氧化物层，并且由氧化硅制成。在一些实施例中，第一介电层21的厚度在约1nm至约50nm的范围内。可以通过热氧化或CVD形成第一介电层21。
可以通过CVD形成第一多晶硅层30。在一些实施例中，所沉积的第一多晶硅层30的厚度在约10nm至约300nm的范围内。然后，通过诸如化学机械抛光方法或回蚀方法的平坦化操作来减小第一多晶硅层30的厚度。在平坦化操作之后，在一些实施例中，第一多晶硅层30的厚度在约10nm至约200nm的范围内。第一多晶硅层30适当地掺有杂质，并且用于NVM单元的浮置栅极。可以用非晶硅层替换多晶硅层30。
如图2B所示，在NVM单元区MC中形成第一多晶硅层30之后，形成第二介电层35。第二介电层35包括氧化硅层、氮化硅层或氧化硅和氮化硅的多层。在一些实施例中，第二介电层的厚度在约1nm至约100nm的范围内。可以通过CVD和包括光刻和干蚀刻的图案化操作来形成第二介电层35。
在形成第二介电层35之后，在NVM单元区MC和逻辑电路区LG上方形成第二多晶硅层40。在一些实施例中，可以通过CVD形成第二多晶硅层40，并且第二多晶硅层40的厚度在约10nm至约100nm的范围内。
此外，如图2C所示，在第二多晶硅层40上形成硬掩模层42。在一些实施例中，硬掩模层42由通过CVD形成的氧化硅制成，并且硬掩模层42的厚度在约10nm至约200nm的范围内。
如图2D所示，通过使用包括光刻和蚀刻的图案化操作，图案化硬掩模层42，并且通过使用图案化的硬掩模层作为蚀刻掩模，图案化第二多晶硅层40。
在NVM单元区MC中，第二多晶硅层40的蚀刻基本停止在第二介电层35处。通过该蚀刻操作，在NVM单元区MC中形成由第二多晶硅层40形成的伪控制栅极DCG。
在本发明中，“伪”通常是指后续去除或用另一材料代替的层，或者不用作有源电路的部分的层。然而，即使没有提及为伪层，一些层可以后续被另一层/材料替换。
如图3A所示，在第二多晶硅层40的图案化操作之后，在位于NVM单元区MC和逻辑电路区LG中的图案化的第二多晶硅层的两侧上形成第一侧壁间隔件45。
在一些实施例中，第一侧壁间隔件45由氧化硅制成。例如通过CVD在整个衬底上方形成氧化硅的毯式薄层，然后实施各向异性蚀刻，从而形成第一侧壁间隔件45。在一些实施例中，第一侧壁间隔件45的厚度在约1nm至约20nm的范围内。
如图3D所示，第一侧壁间隔件45包括ONO膜，其中，氮化硅层45-2夹置在两个氧化硅层45-1和45-3之间，其中，图3D是与图3C的区A1对应的放大的截面图。在一些实施例，氧化硅层45-1、氮化硅层45-2和氧化硅层45-3的厚度分别在约1nm至20nm、约1nm至30nm和约1nm至20nm的范围内。在特定实施例中，第一侧壁间隔件45是氮化硅或氮氧化硅的单层。
如图3B所示，在形成第一侧壁间隔件45之后，通过使用干蚀刻操作图案化第二介电层35和第一多晶硅层30。第二介电层35是氧化硅层、氮化硅层以及氧化硅和氮化硅的多层中的一种。
此外，如图3C所示，形成第二侧壁间隔件48，并且形成擦除栅极(erase-gate)氧化物49。第二侧壁间隔件48由一层或多层介电材料制成。在一个实施例中，第二侧壁间隔件48由氮化硅制成。擦除栅极氧化物49由氧化硅制成。在一些实施例中，形成氧化硅层，然后图案化氧化硅层以从擦除栅极区处去除氧化硅层，然后实施湿氧化，从而形成擦除栅极氧化物49。在特定实施例中，还形成用于选择栅极的栅极介电层22。在一些实施例中，第一介电层21保持作为栅极介电层22。
然后，如图4A所示，在衬底上方形成第三多晶硅层50，并且在第三多晶硅层上还形成由氧化硅制成的硬掩模层52。在一些实施例中，第三多晶硅层50的厚度在约40nm至约200nm的范围内。
如图4B所示，通过使用图案化操作，在NVM单元区MC中，在堆叠结构之间形成擦除栅极DEG，并且在堆叠结构的不形成擦除栅极的侧面处形成选择栅极DSG(字线)，从而形成存储器单元结构。在本实施例中，由于擦除栅极DEG的第三多晶硅层50和选择栅极DSG的第三多晶硅层50后续被金属材料替换，所以擦除栅极DEG和选择栅极DSG都是伪栅极。
随后，如图4C所示，由氧化硅或氮化硅层54和保护层56覆盖存储器单元结构。保护层56由多晶硅或非晶硅制成。
然后，如图5A所示，去除逻辑电路区LG中的堆叠层。
如图5B所示，在覆盖NVM单元区MC之后，在NVM单元区MC和逻辑电路区LG上方形成栅极介电层63。
栅极介电层63包括具有高于氮化硅的介电常数的高k介电材料的一层或多层。通常，高k介电材料的介电常数为10或以上。在一些实施例中，栅极介电层63包括Hf、Y、Ta、Ti、Al和Zr的一种或多种氧化物，或其他任何合适的介电材料。在特定实施例中，使用HfO2。在一些实施例中，在形成高k栅极介电层63之前，形成由氧化硅制成的界面层61。
可以通过CVD形成栅极介电层63。在一些实施例中，栅极介电层63的厚度在约1nm至约50nm的范围内。
此外，如图5B所示，形成第四多晶硅层60，并且在第四多晶硅层60上形成硬掩模层62。在一些实施例中，可以通过CVD形成第四多晶硅层60，并且第四多晶硅层60的厚度在约10nm至约100nm的范围内。在一些实施例中，硬掩模层62由通过CVD形成的氧化硅制成，并且硬掩模层的厚度在约10nm至约200nm的范围内。
如图5C所示，通过使用包括光刻和蚀刻的图案化操作，图案化硬掩模层62，并且通过使用图案化的硬掩模层作为蚀刻掩模，来图案化第四多晶硅层60。通过该蚀刻操作，在逻辑电路区LG中形成第一伪栅极DG1和第二伪栅极DG2，其中，第一伪栅极DG1和第二伪栅极DG2均由第四多晶硅层60形成。
如图5C所示，在第四多晶硅层60的图案化操作之后，在位于逻辑电路区LG中的图案化的第四多晶硅层的相对两侧上形成第三侧壁间隔件68。
在一些实施例中，第三侧壁间隔件68由氧化硅或SiN制成。例如通过CVD在整个衬底上方形成氧化硅的毯式薄层，然后实施各向异性蚀刻，从而形成第三侧壁间隔件68。在一些实施例中，第三侧壁间隔件68的厚度在约1nm至约20nm的范围内。
在形成具有第三侧壁间隔件的伪栅极之后，如图6A所示，去除NVM单元区MC中的保护层56和氧化硅或氮化硅层54。
然后，如图6B所示，在NVM单元区MC和逻辑电路区LG中均形成第四侧壁间隔件69。在一些实施例中，第四侧壁间隔件69由厚度为约1nm至约50nm的氮化硅制成。
此外，在NVM单元区MC和逻辑电路区LG上方形成氮化硅覆盖层70，并且进一步地，如图6C所示，在氮化硅覆盖层70上形成第一层间介电(ILD)层72。
在一些实施例中，氮化硅覆盖层70可以通过CVD形成，并且具有约1nm至约50nm的厚度。第一ILD层72包括SiO2、SiN、SiOC、SiCN、SiOCN或SiON的一层或多层，或任何其他合适的介电材料，并且可以通过CVD形成。第一ILD层72的厚度在约50nm至约1000nm的范围内，从而使得NVM单元区MC和逻辑电路区LG上的结构完全嵌入第一ILD层72中。
如图7A所示，在形成第一ILD层72之后，通过CMP来平坦化第一ILD层和NVM单元区MC中的存储器单元结构的上部以及逻辑电路区LG中的伪栅极。如图7A所示，通过使用CMP的平坦化操作，暴露由第三多晶硅层50制成的伪擦除栅极DEG和伪选择栅极DSG的上部，由第二多晶硅层40制成的伪控制栅极DCG的上部，以及由第四多晶硅层60制成的伪栅极DG1、DG2的上部。
接下来，形成第一掩模图案80，从而使得从第一掩模图案80暴露伪控制栅极DCG、伪擦除栅极DEG和伪选择栅极DSG的上部以及伪栅极DG2的上部。然后，如图7B所示，去除伪擦除栅极DEG和伪选择栅极DSG的第三多晶硅层50，伪控制栅极DCG的第二多晶硅层40以及伪栅极DG2的第四多晶硅层60，以分别形成开口82、81和83。
如图7B所示，在本实施例中，仅部分地去除伪擦除栅极DEG和伪选择栅极DSG的第三多晶硅层50，并且在开口82的底部处保留第三多晶硅层50。由于第三多晶硅层50的厚度比用于伪控制栅极DCG的第二多晶硅层40和用于伪栅极DG2的第四多晶硅层60的厚度大得多，所以当通过蚀刻完全去除第二多晶硅层和第四多晶硅层时，第三多晶硅层50保留在开口82的底部处。
如图7C所示，在形成开口82、81和83之后，用一层或多层第一导电材料85填充开口，以形成金属擦除栅极EG、金属选择栅极SG、金属控制栅极CG和金属栅极LG2。由于保留第三多晶硅层50，所以第一导电材料85形成在保留的第三多晶硅层50上。换言之，金属擦除栅极EG和金属选择栅极SG包括多晶硅层和金属层。在一些实施例中，第一导电材料85包括功函调整层和主体金属层。
在本发明中，伪栅极DG1用于p沟道FET和n沟道FET中的任一个，并且伪栅极DG2用于p沟道FET和n沟道FET中的另一个。对于n沟道FET，将TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一个或多个，或任何其他导电材料用作功函调整层，并且对于p沟道FET，将TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一个或多个，或者任何其他合适的导电材料用作功函调整层。在本实施例中，用于p沟道FET和n沟道FET的功函调整层彼此不同。用于p沟道FET和n沟道FET的主体金属层可以相同或不同，并且包括Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi中的一个或多个，和任何其他合适的导电材料。
在本发明的一个实施例中，伪栅极DG2用于p沟道FET。因此，用于控制栅极CG的第一导电材料85的结构与p沟道FET的栅极LG2的结构相同。
可以通过沉积厚的导电材料层，并且实施诸如CMP的平坦化操作以去除沉积在第一ILD层72的上表面上的导电材料层来形成第一导电材料85。还在CMP期间去除第一掩模图案80。
然后，形成第二掩模图案86，从而使得伪栅极DG1的上部从第二掩模图案86暴露。在一些实施例中，第二掩模图案86由光刻胶制成，并且在其他实施例中，第二掩模图案86由氮化硅、氧化铝或过渡金属氮化物制成。然后，如图8A所示，去除伪栅极DG1的第四多晶硅层60以形成开口87。然后，类似于图7C的操作，在开口87中形成第二导电材料层88，以形成用于n沟道FET的金属栅极LG1，如图8B所示。
随后，如图8C所示，在图8B所示的结构上方形成第二ILD层90，并且形成接触插塞95。第二ILD层90包括硅基绝缘材料(诸如SiO2、SiN、SiOC、SiCN、SiOCN或SiON)或任何其他合适的通过CVD形成的介电材料的一层或多层。在一些实施例中，第二ILD层90的厚度在约100nm至约1000nm的范围内。接触插塞95由包括Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi和任何其他合适的导电材料中的一种或多种导电材料制成。尽管图8C中未示出，还在控制栅极上设置接触插塞95。
图9A至图9C示出根据本发明的另一实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。在下面的实施例中可以使用与先前图1A至图8C描述的实施例类似或相同的配置、结构、材料、工艺和/或操作，因此可以省略其详细说明。在下面的实施例中，完全去除伪擦除栅极DEG的第三多晶硅层和伪选择栅极DSG的第三多晶硅层。
如图9A所示，类似于图7B，形成第二掩模图案80，从而使得从第一掩模图案80暴露伪控制栅极DCG的上部、伪擦除栅极DEG的上部和伪选择栅极DSG的上部以及伪栅极DG2的上部。然后，如图9A所示，去除伪擦除栅极DEG及伪选择栅极DSG的第三多晶硅层50，伪控制栅极DCG的第二多晶硅层40以及伪栅极DG2的第四多晶硅层60，从而分别形成开口82、81、83。如图9A所示，完全去除用于伪擦除栅极DEG和伪选择栅极DSG的第三多晶硅层。
随后，类似于图7C，用一层或多层第一导电材料85填充开口，如图9B所示，以形成用于p沟道FET的金属擦除栅极EG、金属选择栅极SG、金属控制栅极CG和金属栅极LG2。由于完全去除第三多晶硅层50，所以在擦除栅极和选择栅极处的栅极介电层22上形成第一导电材料85。之后，如图9C所示，类似于图8A和图8B的操作，在开口87中形成第二导电材料层88，以形成用于n沟道FET的金属栅极LG1。
随后，类似于图8C，在图9B所示的结构上方形成第二ILD层90，并且形成接触插塞95，如图9C所示。
图10A至图10C示出根据本发明的另一实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。在接下来的实施例中，可以使用与先前图1A至9C描述的实施例相同或类似的配置、结构、材料、工艺和/或操作，因此可以省略其详细说明。在接下来的实施例中，擦除栅极和选择栅极的多晶硅层不被第一导电材料85替换(即，它们不是伪栅极)，并因此由多晶硅层50形成。
如图10A所示，形成第一掩模图案80'，从而使得从第一掩模图案80'暴露伪控制栅极DCG的上部和伪栅极DG2的上部。在一些实施例中，第一掩模图案80'由光刻胶制成，而在其他实施例中，第一掩模图案80'由氮化硅、氧化铝或过渡金属氮化物制成。然后，如图10A所示，去除伪控制栅极DCG的第二多晶硅层40和伪栅极DG2的第四多晶硅层60，以分别形成开口81和83。
在形成开口81和83之后，如图10B所示，用一层或多层第一导电材料85填充开口。
之后，如图9C所示，类似于图8A和图8B的操作，形成第二导电材料层88，以形成用于n沟道FET的金属栅极LG1。随后，如图10C所示，类似于图8C，形成第二ILD层90，并且形成接触插塞95。
图11A至图11C示出根据本发明的另一实施例的用于制造包括非易失性存储器单元和外围逻辑电路的半导体器件的顺序工艺的示例性截面图。在接下来的实施例中，可以使用与先前相对于图1A至图10C描述的实施例相同或类似的配置、结构、材料、工艺和/或操作，因此可以省略其详细说明。在接下来的实施例中，控制栅极的多晶硅层40不被第一导电材料85替换，因此，控制栅极由多晶硅层40形成(即，多晶硅层40不是伪栅极)。
如图11A所示，类似于图7B，形成第一掩模图案80”，从而使得从第一掩模图案80”暴露伪擦除栅极DEG和伪选择栅极DSG的上部以及伪栅极DG2的上部。然后，如图11A所示，去除伪擦除栅极DEG和伪选择栅极DSG的第三多晶硅层50以及伪栅极DG2的第四多晶硅层60，以分别形成开口82”和83。在一个实施例中，如图11A所示，完全去除用于伪擦除栅极DEG和伪选择栅极DSG的第三多晶硅层50。在其他实施例中，类似于图7B，仅部分地去除用于伪擦除栅极DEG和伪选择栅极DSG的第三多晶硅层50，并且保留在开口的底部处。
随后，如图11B所示，类似于图7C或图9B，利用一层或多层第一导电材料85填充开口82”和83，以形成用于p沟道FET的金属擦除栅极EG、金属选择栅极SG和金属栅极LG2。
之后，类似于图8A和图8B的操作，形成第二导电材料层88以形成用于n沟道FET的金属栅极LG1。随后，如图11C所示，类似于图8C，形成第二ILD层90，并且形成接触插塞95。
在先前的实施例中，栅极LG1用于n沟道FET，并且栅极LG2用于p沟道FET。在特定实施例中，栅极LG1用于p沟道FET，并且栅极LG2用于n沟道FET。在这种情况下，相同的导电材料结构85用于NVM单元的栅极和n沟道FET的栅极。换言之，用于NVM单元的金属栅极具有与逻辑电路区LG中的p沟道FET或n沟道FET中的任一个相同的导电金属结构。
应当理解，在本文中不必讨论所有优势，没有特定的优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同的优势。
根据本发明的一些实施例，由于NVM单元的擦除栅极和选择栅极由金属材料制成，所以可以减小这些栅极的电阻以及栅极与接触插塞之间的接触电阻。此外，根据本发明的一些实施例，由于NVM单元的控制栅极由金属材料制成，所以可以减小控制栅极的电阻。此外，由于同时对NVM单元区和逻辑电路区实施栅极替换工艺，因此能够使光刻操作次数的增加最小化。
根据本发明的一个方面，在用于制造包括非易失性存储器的半导体器件的方法中，形成单元结构。单元结构包括堆叠结构，其中，堆叠结构包括设置在第一介电层上方的第一多晶硅层，设置在第一多晶硅层上方的第二介电层和设置在第二介电层上方的第二多晶硅层，以及设置在堆叠结构的两侧处的第三多晶硅层。至少部分地去除第三多晶硅层，由此形成擦除栅极间隔和选择栅极间隔。在擦除栅极间隔和选择栅极间隔中形成导电材料。
在一些实施例中，形成所述单元结构包括：在衬底上方形成所述第一介电层；在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜；在所述第二介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；图案化所述第二多晶硅膜，从而形成所述第二多晶硅层；在形成所述第二多晶硅层之后，图案化所述第二介电膜和所述第一多晶硅膜，从而形成所述堆叠结构；在所述堆叠结构的两侧处形成用于所述第三多晶硅层的第三多晶硅膜；以及对所述堆叠结构和所述第三多晶硅膜实施平坦化操作，从而形成所述第三多晶硅层。
在一些实施例中，该方法还包括：在图案化所述第二多晶硅膜之后并且在图案化所述第二介电膜和所述第一多晶硅膜之前，在所述第二多晶硅层的两侧处形成第一侧壁间隔件。
在一些实施例中，该方法还包括：在图案化所述第二介电膜和所述第一多晶硅膜之后，形成第二侧壁间隔件。
在一些实施例中，所述第一侧壁间隔件包括ONO膜，所述ONO膜具有夹置在两个氧化硅层中间的氮化硅层。
在一些实施例中，当至少部分地去除所述第三多晶硅层时，还去除所述第二多晶硅层，从而形成控制栅极空隔，以及在所述控制栅极间隔中还形成所述导电材料。
在一些实施例中，当至少部分地去除所述第三多晶硅层时，所述第三多晶硅层的底部保留在所述擦除栅极空隔和所述选择栅极空隔中，以及在所述擦除栅极空隔和所述选择栅极空隔中的剩余的所述第三多晶硅层上形成所述导电材料。
在一些实施例中，当至少部分地去除所述第三多晶硅层时，还去除所述第二多晶硅层，从而形成控制栅极空隔，所述第二多晶硅层没有保留在所述控制栅极空隔中，以及在所述控制栅极空隔中的所述第二介电层上还形成所述导电材料。
在一些实施例中，剩余的所述第三多晶硅层的厚度在10nm至100nm的范围内。
在一些实施例中，完全地去除所述第三多晶硅层，并且没有所述第三多晶硅层保留在所述擦除栅极空隔和所述选择栅极空隔中，以及在所述擦除栅极空隔和所述选择栅极空隔中的介电层上形成所述导电材料。根据本发明的另一方面，在用于制造半导体器件的方法中，其中，该半导体器件包括设置在存储器单元区中的非易失性存储器和设置在逻辑电路区中的场效应晶体管，在存储器单元区中形成用于非易失性存储器的单元结构。单元结构包括堆叠结构，其中，堆叠结构包括设置在第一介电层上方的第一多晶硅层，设置在第一多晶硅层上方的第二介电层和设置在第二介电层上方的第二多晶硅层，以及设置在堆叠结构的两侧处的第三多晶硅层。在逻辑电路区中形成用于场效应晶体管的伪栅极结构。伪栅极结构包括设置在衬底上方的栅极介电层，和由多晶硅制成并设置在栅极介电层上方的伪逻辑栅极。至少部分地去除第三多晶硅层和伪逻辑栅极，从而在存储器单元区中形成擦除栅极间隔和选择栅极间隔并且在逻辑电路区中形成逻辑栅极间隔。导电材料位于擦除栅极间隔、选择栅极间隔和逻辑栅极间隔中。
在一些实施例中，形成所述单元结构包括：在衬底上方形成所述第一介电层；在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；在所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜；在所述第二介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；图案化所述第二多晶硅膜，从而形成所述第二多晶硅层；在形成所述第二多晶硅层之后，图案化所述第二介电膜和所述第一多晶硅膜，从而形成所述堆叠结构；在所述堆叠结构的两侧处形成用于所述第三多晶硅层的第三多晶硅膜，以及形成所述伪栅极结构包括：在形成存储器单元结构之后，用覆盖层覆盖所述存储器单元区，所述存储器单元区被所述覆盖层覆盖，在所述衬底上方形成所述栅极介电层；在所述栅极介电层上方形成用于所述伪逻辑栅极的第四多晶硅膜；和图案化所述第四多晶硅膜，从而形成所述伪逻辑栅极；以及在形成所述伪栅极结构之后，去除所述覆盖层。
在一些实施例中，所述栅极介电层包括Hf、Y、Ta、Ti、Al和Zr的一种或多种氧化物，以及所述方法还包括在所述栅极介电层和第四多晶硅层之间形成过渡金属氮化物层。
在一些实施例中，所述第二介电层是氧化硅层、氮化硅层以及氧化硅和氮化硅的多层中的一种，以及所述伪逻辑栅极不包括所述第二介电层。
在一些实施例中，当至少部分地去除所述第三多晶硅层时，还去除所述第二多晶硅层，从而形成控制栅极空隔，以及在所述控制栅极空隔中还形成所述导电材料。
在一些实施例中，当至少部分地去除所述第三多晶硅层时，所述第三多晶硅层的底部保留在所述擦除栅极空隔和所述选择栅极空隔中，以及在所述擦除栅极空隔和所述选择栅极空隔中的剩余的所述第三多晶硅层上形成所述导电材料。
在一些实施例中，当至少部分地去除所述第三多晶硅层时，还去除所述第二多晶硅层，从而形成控制栅极空隔，所述第二多晶硅层没有保留在所述控制栅极空隔中，以及在所述控制栅极空隔中的所述第二介电层上还形成所述导电材料。
在一些实施例中，完全地去除所述伪逻辑栅极的多晶硅。
在一些实施例中，剩余的所述第三多晶硅层的厚度在10nm至100nm的范围内。
根据本发明的另一方面，半导体器件包括非易失性存储器。非易失性存储器包括设置在衬底上的第一介电层、设置在介电层上的浮置栅极、控制栅极、设置在浮置栅极和控制栅极之间并且具有氧化硅层、氮化硅层以及氧化硅和氮化硅的多层中的一种的第二介电层，以及擦除栅极和选择栅极。擦除栅极和选择栅极包括底部多晶硅层和上部金属层的堆叠件。
上面概述了若干实施例或实例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例或实例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种用于制造包括非易失性存储器的半导体器件的方法，所述方法包括：
形成单元结构，所述单元结构包括：
堆叠结构，包括设置在第一介电层上方的第一多晶硅层，设置在所述第一多晶硅层上方的第二介电层，和设置在所述第二介电层上方的第二多晶硅层；和
第三多晶硅层，设置在所述堆叠结构的两侧处；
至少部分地去除所述第三多晶硅层，从而形成擦除栅极空隔和选择栅极空隔；以及
在所述擦除栅极空隔和所述选择栅极空隔中形成导电材料。
2.根据权利要求1所述的方法，其中，形成所述单元结构包括：
在衬底上方形成所述第一介电层；
在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；
在所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜；
在所述第二介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；
图案化所述第二多晶硅膜，从而形成所述第二多晶硅层；
在形成所述第二多晶硅层之后，图案化所述第二介电膜和所述第一多晶硅膜，从而形成所述堆叠结构；
在所述堆叠结构的两侧处形成用于所述第三多晶硅层的第三多晶硅膜；以及
对所述堆叠结构和所述第三多晶硅膜实施平坦化操作，从而形成所述第三多晶硅层。
3.根据权利要求2所述的方法，还包括：在图案化所述第二多晶硅膜之后并且在图案化所述第二介电膜和所述第一多晶硅膜之前，在所述第二多晶硅层的两侧处形成第一侧壁间隔件。
4.根据权利要求3所述的方法，还包括：在图案化所述第二介电膜和所述第一多晶硅膜之后，形成第二侧壁间隔件。
5.根据权利要求4所述的方法，其中，所述第一侧壁间隔件包括ONO膜，所述ONO膜具有夹置在两个氧化硅层中间的氮化硅层。
6.根据权利要求1所述的方法，其中：
当至少部分地去除所述第三多晶硅层时，还去除所述第二多晶硅层，从而形成控制栅极空隔，以及
在所述控制栅极间隔中还形成所述导电材料。
7.一种制造半导体器件的方法，其中，所述半导体器件包括设置在存储器单元区中的非易失性存储器和设置在逻辑电路区中的场效应晶体管，所述方法包括：
在所述存储器单元区中形成用于所述非易失性存储器的单元结构，所述单元结构包括：
堆叠结构，包括设置在第一介电层上方的第一多晶硅层，设置在所述第一多晶硅层上方的第二介电层，和设置在所述第二介电层上方的第二多晶硅层；和
第三多晶硅层，设置在所述堆叠结构的两侧处；
在所述逻辑电路区中形成用于所述场效应晶体管的伪栅极结构，所述伪栅极结构包括：
栅极介电层，设置在衬底上方；和
伪逻辑栅极，由多晶硅制成并且设置在所述栅极介电层上方；
至少部分地去除所述第三多晶硅层和所述伪逻辑栅极，从而在所述存储器单元区中形成擦除栅极空隔和选择栅极空隔以及在所述逻辑电路区中形成逻辑栅极空隔；以及
在所述擦除栅极空隔、所述选择栅极空隔和所述逻辑栅极空隔中形成导电材料。
8.根据权利要求7所述的方法，其中：
形成所述单元结构包括：
在衬底上方形成所述第一介电层；
在所述第一介电层上方形成用于所述第一多晶硅层的第一多晶硅膜；
在所述第一多晶硅膜上方形成用于所述第二介电层的第二介电膜；
在所述第二介电膜上方形成用于所述第二多晶硅层的第二多晶硅膜；
图案化所述第二多晶硅膜，从而形成所述第二多晶硅层；
在形成所述第二多晶硅层之后，图案化所述第二介电膜和所述第一多晶硅膜，从而形成所述堆叠结构；
在所述堆叠结构的两侧处形成用于所述第三多晶硅层的第三多晶硅膜，以及
形成所述伪栅极结构包括：
在形成存储器单元结构之后，用覆盖层覆盖所述存储器单元区，
所述存储器单元区被所述覆盖层覆盖，
在所述衬底上方形成所述栅极介电层；
在所述栅极介电层上方形成用于所述伪逻辑栅极的第四多晶硅膜；和
图案化所述第四多晶硅膜，从而形成所述伪逻辑栅极；以及
在形成所述伪栅极结构之后，去除所述覆盖层。
9.根据权利要求8所述的方法，其中：
所述栅极介电层包括Hf、Y、Ta、Ti、Al和Zr的一种或多种氧化物，以及
所述方法还包括在所述栅极介电层和第四多晶硅层之间形成过渡金属氮化物层。
10.一种包括非易失性存储器的半导体器件，所述非易失性存储器包括：
第一介电层，设置在衬底上；
浮置栅极，设置在所述介电层上；
控制栅极；
第二介电层，设置在所述浮置栅极和所述控制栅极之间，并且所述第二介电层具有氧化硅层、氮化硅层以及氧化硅和氮化硅的多层中的一种；以及
擦除栅极和选择栅极，其中：
所述擦除栅极和所述选择栅极包括底部多晶硅层和上部金属层的堆叠件。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110649035A (zh) * 2018-06-26 2020-01-03 台湾积体电路制造股份有限公司 沟槽栅极高压晶体管、集成电路及其形成方法
CN110867445A (zh) * 2018-08-28 2020-03-06 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10325918B2 (en) 2016-11-29 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10943996B2 (en) 2016-11-29 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device including non-volatile memories and logic devices
US10283512B2 (en) 2016-11-29 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11189628B2 (en) 2018-06-26 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Trench gate high voltage transistor for embedded memory
US11164881B2 (en) * 2018-09-11 2021-11-02 Globalfoundries Singapore Pte. Ltd. Transistor device, memory arrays, and methods of forming the same
US11380769B2 (en) * 2019-10-01 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Select gate spacer formation to facilitate embedding of split gate flash memory
US11588031B2 (en) * 2019-12-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure for memory device and method for forming the same
US11968829B2 (en) * 2022-03-10 2024-04-23 Silicon Storage Technology, Inc. Method of forming memory cells, high voltage devices and logic devices on a semiconductor substrate

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320217B1 (en) * 1998-06-10 2001-11-20 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
US20040256657A1 (en) * 2003-06-20 2004-12-23 Chih-Wei Hung [flash memory cell structure and method of manufacturing and operating the memory cell]
US20080290396A1 (en) * 2007-05-24 2008-11-27 Yasuhiko Matsunaga Semiconductor memory
US20090102010A1 (en) * 2006-06-30 2009-04-23 Fujitsu Microelectronics Limited Semiconductor device with sti and method for manufacturing the semiconductor device
CN104377203A (zh) * 2013-08-16 2015-02-25 台湾积体电路制造股份有限公司 用于分栅式闪存的接触结构
CN104425387A (zh) * 2013-08-30 2015-03-18 北京兆易创新科技股份有限公司 Nor闪存单元的制作方法及nor闪存单元
CN104465489A (zh) * 2014-12-30 2015-03-25 上海华虹宏力半导体制造有限公司 半导体器件及其形成方法
US20150137207A1 (en) * 2013-11-15 2015-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Flash Memory Embedded with HKMG Technology
CN105321950A (zh) * 2014-07-14 2016-02-10 台湾积体电路制造股份有限公司 集成闪存器件和高κ金属栅极逻辑器件的凹进的自对准硅化物结构
CN105390450A (zh) * 2014-08-28 2016-03-09 瑞萨电子株式会社 半导体器件的制造方法和半导体器件
US20160141296A1 (en) * 2014-11-19 2016-05-19 Globalfoundries Singapore Pte. Ltd. Reliable non-volatile memory device
US20160197088A1 (en) * 2015-01-05 2016-07-07 Silicon Storage Technology, Inc. Split Gate Non-volatile Flash Memory Cell Having Metal Gates And Method Of Making Same

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3586072B2 (ja) 1997-07-10 2004-11-10 株式会社東芝 不揮発性半導体記憶装置
TW546842B (en) 2002-05-17 2003-08-11 Winbond Electronics Corp Multiple-layers gate structure and manufacturing method thereof
US6894339B2 (en) * 2003-01-02 2005-05-17 Actrans System Inc. Flash memory with trench select gate and fabrication process
US7046552B2 (en) 2004-03-17 2006-05-16 Actrans System Incorporation, Usa Flash memory with enhanced program and erase coupling and process of fabricating the same
US20060108628A1 (en) * 2004-11-25 2006-05-25 Chih-Wei Hung Multi-level split-gate flash memory
US8809179B2 (en) 2006-04-13 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing topography of non-volatile memory and resulting memory cells
TWI304251B (en) 2006-06-09 2008-12-11 Powerchip Semiconductor Corp Method of manufacturing split gate flash device
JP5142494B2 (ja) 2006-08-03 2013-02-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TW200816391A (en) 2006-09-29 2008-04-01 Powerchip Semiconductor Corp Method of manufacturing split gate flash device
US7652318B2 (en) 2006-11-03 2010-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Split-gate memory cells and fabrication methods thereof
KR100871545B1 (ko) 2007-06-25 2008-12-01 주식회사 동부하이텍 플래쉬 메모리 소자 및 그 제조 방법
EP2063459A1 (en) 2007-11-22 2009-05-27 Interuniversitair Microelektronica Centrum vzw Interpoly dielectric for a non-volatile memory device with a metal or p-type control gate
US8008702B2 (en) 2008-02-20 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-transistor non-volatile memory element
JP2011232623A (ja) 2010-04-28 2011-11-17 Canon Chemicals Inc トナー供給ローラおよびその製造方法
US8101477B1 (en) 2010-09-28 2012-01-24 Infineon Technologies Ag Method for making semiconductor device
JP5734744B2 (ja) 2011-05-27 2015-06-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8883592B2 (en) * 2011-08-05 2014-11-11 Silicon Storage Technology, Inc. Non-volatile memory cell having a high K dielectric and metal gate
US8669607B1 (en) * 2012-11-01 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for non-volatile memory cells with increased programming efficiency
JP6026913B2 (ja) 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9484261B2 (en) * 2013-07-05 2016-11-01 Silicon Storage Technology, Inc. Formation of self-aligned source for split-gate non-volatile memory cell
US9159735B2 (en) * 2013-07-18 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Architecture to improve cell size for compact array of split gate flash cell with buried common source structure
US9123822B2 (en) * 2013-08-02 2015-09-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having a silicon-metal floating gate and method of making same
US9111867B2 (en) 2013-08-30 2015-08-18 Freescale Semiconductor, Inc. Split gate nanocrystal memory integration
US9269766B2 (en) * 2013-09-20 2016-02-23 Globalfoundries Singapore Pte. Ltd. Guard ring for memory array
US9583591B2 (en) 2014-03-14 2017-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Si recess method in HKMG replacement gate technology
US9159842B1 (en) * 2014-03-28 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded nonvolatile memory
US9431257B2 (en) 2014-07-14 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Salicided structure to integrate a flash memory device with a high κ, metal gate logic device
US9543153B2 (en) 2014-07-16 2017-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Recess technique to embed flash memory in SOI technology
KR102240022B1 (ko) 2014-11-26 2021-04-15 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN105655338A (zh) * 2014-12-04 2016-06-08 联华电子股份有限公司 非挥发性存储单元及其制作方法
US20160190146A1 (en) * 2014-12-29 2016-06-30 GLOBAL FOUNDRIES Singapore Pte. Ltd. Integrated circuits and methods for fabricating memory cells and integrated circuits
US9276006B1 (en) * 2015-01-05 2016-03-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal-enhanced gates and method of making same
TWI594420B (zh) * 2015-01-13 2017-08-01 Xinnova Tech Ltd Non-volatile memory components and methods of making the same
KR101998009B1 (ko) 2015-01-22 2019-07-08 실리콘 스토리지 테크놀로지 인크 저전압 및 고전압 로직 디바이스들과 함께 분리형 게이트 메모리 셀 어레이를 형성하는 방법
US9721958B2 (en) * 2015-01-23 2017-08-01 Silicon Storage Technology, Inc. Method of forming self-aligned split-gate memory cell array with metal gates and logic devices
US9627392B2 (en) 2015-01-30 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method to improve floating gate uniformity for non-volatile memory devices
JP6385873B2 (ja) 2015-03-30 2018-09-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI594378B (zh) 2015-05-04 2017-08-01 北京芯盈速騰電子科技有限責任公司 非揮發性記憶體單元及其製作方法
US9793281B2 (en) * 2015-07-21 2017-10-17 Silicon Storage Technology, Inc. Non-volatile split gate memory cells with integrated high K metal gate logic device and metal-free erase gate, and method of making same
US9634019B1 (en) 2015-10-01 2017-04-25 Silicon Storage Technology, Inc. Non-volatile split gate memory cells with integrated high K metal gate, and method of making same
US9634020B1 (en) * 2015-10-07 2017-04-25 Silicon Storage Technology, Inc. Method of making embedded memory device with silicon-on-insulator substrate
US20170125603A1 (en) 2015-11-03 2017-05-04 Silicon Storage Technology, Inc. Integration Of Metal Floating Gate In Non-Volatile Memory
US9842848B2 (en) 2015-12-14 2017-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded HKMG non-volatile memory
US9583640B1 (en) 2015-12-29 2017-02-28 Globalfoundries Inc. Method including a formation of a control gate of a nonvolatile memory cell and semiconductor structure
US9947676B2 (en) 2016-07-08 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. NVM memory HKMG integration technology
US10164074B2 (en) * 2016-11-25 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with gate electrode embedded in substrate
US10943996B2 (en) 2016-11-29 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device including non-volatile memories and logic devices
US10325918B2 (en) 2016-11-29 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9966380B1 (en) 2016-12-12 2018-05-08 Texas Instruments Incorporated Select gate self-aligned patterning in split-gate flash memory cell

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320217B1 (en) * 1998-06-10 2001-11-20 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
US20040256657A1 (en) * 2003-06-20 2004-12-23 Chih-Wei Hung [flash memory cell structure and method of manufacturing and operating the memory cell]
US20090102010A1 (en) * 2006-06-30 2009-04-23 Fujitsu Microelectronics Limited Semiconductor device with sti and method for manufacturing the semiconductor device
US20080290396A1 (en) * 2007-05-24 2008-11-27 Yasuhiko Matsunaga Semiconductor memory
CN104377203A (zh) * 2013-08-16 2015-02-25 台湾积体电路制造股份有限公司 用于分栅式闪存的接触结构
CN104425387A (zh) * 2013-08-30 2015-03-18 北京兆易创新科技股份有限公司 Nor闪存单元的制作方法及nor闪存单元
US20150137207A1 (en) * 2013-11-15 2015-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Flash Memory Embedded with HKMG Technology
CN105321950A (zh) * 2014-07-14 2016-02-10 台湾积体电路制造股份有限公司 集成闪存器件和高κ金属栅极逻辑器件的凹进的自对准硅化物结构
CN105390450A (zh) * 2014-08-28 2016-03-09 瑞萨电子株式会社 半导体器件的制造方法和半导体器件
US20160141296A1 (en) * 2014-11-19 2016-05-19 Globalfoundries Singapore Pte. Ltd. Reliable non-volatile memory device
CN104465489A (zh) * 2014-12-30 2015-03-25 上海华虹宏力半导体制造有限公司 半导体器件及其形成方法
US20160197088A1 (en) * 2015-01-05 2016-07-07 Silicon Storage Technology, Inc. Split Gate Non-volatile Flash Memory Cell Having Metal Gates And Method Of Making Same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110649035A (zh) * 2018-06-26 2020-01-03 台湾积体电路制造股份有限公司 沟槽栅极高压晶体管、集成电路及其形成方法
CN110649035B (zh) * 2018-06-26 2022-04-19 台湾积体电路制造股份有限公司 沟槽栅极高压晶体管、集成电路及其形成方法
CN110867445A (zh) * 2018-08-28 2020-03-06 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN110867445B (zh) * 2018-08-28 2022-08-23 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
US11594620B2 (en) 2023-02-28
TWI700782B (zh) 2020-08-01
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KR102112114B1 (ko) 2020-05-19
CN108172580B (zh) 2021-11-30
US20190097028A1 (en) 2019-03-28
KR20180060946A (ko) 2018-06-07
DE102017116221A1 (de) 2018-05-30
US10950715B2 (en) 2021-03-16
US20180151707A1 (en) 2018-05-31
US10943996B2 (en) 2021-03-09
US20210202721A1 (en) 2021-07-01
TW201820546A (zh) 2018-06-01

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CN117672971A (zh) 半导体结构及其形成方法

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