TW201820546A - 半導體元件及其製造方法 - Google Patents

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Abstract

一種半導體元件包括非揮發性記憶體。非揮發性記憶體包括設置於基底上的第一介電層、設置於介電層上的浮置閘極、控制閘極、設置於浮置閘極與控制閘極之間且具有氧化矽層、氮化矽層以及由氧化矽與氮化矽形成的多數層其中之一的第二介電層、抹除閘極以及選擇閘極。第二介電層。抹除閘極與選擇閘極包括底部多晶矽層與上部金屬層。

Description

半導體元件及其製造方法
本揭露是有關於一種半導體積體電路，且特別是有關於一種包括非揮發性記憶體（non-volatile memory，NVM）單元以及周邊電路的半導體元件及其製造方法。
為達到更高的元件密度、更佳的元件表現以及更低的製造成本，半導體產業已發展至奈米技術等級的製程節點。然而，隨著半導體產業的發展，在降低接觸電阻以及減少微影操作數量的方面面臨了挑戰。
以下公開內容提供用於實作本發明的不同特徵的許多不同的實施例或實例。以下闡述組件及設置形式的具體實例以簡化本公開內容。當然，這些僅爲實例且不旨在進行限制。例如，單元的尺寸不限於所揭露的值或範圍，而是取決於製程條件及/或所期望的元件特性。再者，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵及第二特徵被形成爲直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。以簡潔與清晰起見，可以不同的比例任意繪製各種特徵。
此外，爲易於說明，本文中可能使用例如“之下（beneath）”、“下面（below）”、“下部的（lower）”、“上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。元件可具有其他取向（旋轉90度或其他取向），且本文中所用的空間相對性用語可同樣相應地進行解釋。再者，本文中的用語“由…形成”亦可代表“包括”或“由…組成”。
在本實施例中，半導體元件包括非揮發性記憶體（non-volatile memory，NVM）以及例如是邏輯電路的周邊電路。周邊電路亦可包括靜態隨機存取記憶體（static random access memory，SRAM）。一般而言，非揮發性記憶體單元需有多數層（例如是多晶矽層）堆疊於其中的堆疊結構。周邊邏輯電路一般包括具有單一多晶矽層的場效電晶體（field effect transistor，FET）。基於結構的差異，例如是當層間介電層（interlayer dielectric，ILD）形成於非揮發性記憶體單元與周邊邏輯線路上時，在非揮發性記憶體單元區域上的層間介電層與周邊邏輯電路區域上的層間介電層之間具有高低差。此高低差會影響對層間介電層所進行的化學機械研磨（chemical mechanical polishing，CMP）。
在本揭露中，於製造非揮發性記憶體單元以及周邊邏輯電路之前，蝕刻非揮發性記憶體單元區域中的基底，以形成位於非揮發性記憶體區域以及周邊邏輯電路區域之間的階梯（step）。階梯的高度相應於未形成此階梯的情況下層間介電層的高低差。此外，亦需注意避免將元件設置於階梯的附近。
圖1至圖8C依據本揭露一實施例大致繪示包括非揮發性記憶體單元以及周邊邏輯電路的製造流程的示例性剖視圖。可理解的是，可在圖1A至圖8C所示的製程之前、之間以及之後提供額外的操作。此外，對於此製造方法的額外實施例，可置換或省略如下所說明的某些操作。
如圖1A所示，於基底10上形成罩幕層。舉例而言，罩幕層包括墊氧化層12以及形成於墊氧化層12上的氮化物層13。藉由微影（lithography）操作在氮化物層13上形成光阻圖案（未繪示），以覆蓋周邊邏輯電路區域LG。藉由使用光阻圖案做為蝕刻罩幕，非揮發性記憶體單元區域MC被暴露出來，而周邊邏輯電路區域LG被氮化物層13與墊氧化層12覆蓋。如圖1A所示，非揮發性記憶體單元區域MC與周邊邏輯電路區域LG之間存在有過渡區域（transition area）TR。
在一實施例中，基底10例如是具有雜質濃度在1´1015 cm-3 至1´1018 cm-3 的範圍的p型矽基底。在其他實施例中，基底為具有雜質濃度在1´1015 cm-3 至1´1018 cm-3 的範圍的n型矽基底。做為其他選擇，基底可包括其他的元素半導體，例如是鍺；化合物半導體，包括例如是SiC與SiGe的IV-VI族化合物半導體以及例如是GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的III-V族化合物半導體；或上述的組合。在一些實施例中，基底為絕緣體上覆矽（silicon-on-insulator，SOI）基底的矽層。在一些實施例中，墊氧化層12為藉由熱生成法成長的氧化矽，而氮化物層13為氮化矽。氧化矽以及氮化矽可藉由爐管（furnace）或化學氣相沈積法（chemical vapor deposition，CVD）形成。罩幕層的材料不限於氧化矽與氮化矽，任何適合做為罩幕層的材料均可使用。在一些實施例中，墊氧化層12的厚度範圍在約3 nm至約50 nm，而氮化物層13的厚度範圍在約30 nm至約200 nm。
在將罩幕層圖案化之後，以濕式氧化氧化非揮發性記憶體單元區域MC，以形成氧化層。接著，以濕式蝕刻移除氧化層，以在非揮發性記憶體單元區域MC與周邊邏輯電路區域LG之間形成階梯。如圖1B所示，接著移除氮化物層13與墊氧化層12。
在某些實施例中，以墊氧化層12與氮化物層13做為蝕刻罩幕，蝕刻非揮發性記憶體單元區域MC中的基底10，以形成階梯。
如圖1C所示，在形成階梯之後，形成隔離絕緣層20。隔離絕緣層亦可稱為淺溝槽隔離（shallow trench isolation，STI）。形成隔離絕緣層20的方法可包括在基底10上形成包括氧化矽層14與氮化矽層15的罩幕層，並藉由微影與蝕刻的操作將罩幕層圖案化。之後，以圖案化的罩幕層做為蝕刻罩幕，蝕刻基底10，以形成溝槽。在一些實施例中，溝槽的深度範圍在約100 nm至約1 μm。
將絕緣材料（介電材料）（例如是氧化矽）填入溝渠，接著進行平坦化操作（例如是化學機械研磨或回蝕刻製程），以移除絕緣材料層的上部，藉以形成隔離絕緣層20。以俯視角度觀之，未被蝕刻且被絕緣材料（例如是氧化矽）形成的淺溝槽隔離環繞或分離的基底為主動區域。在主動區域上形成有電晶體或其他半導體元件。如圖1C所示，非揮發性記憶體單元區域MC與周邊邏輯電路區域LG可藉由在過渡區域TR中的相對較大的隔離絕緣層20分隔。在一些實施例中，在形成隔離絕緣層20之後，仍保留單元區域與周邊邏輯電路區域之間的階梯。
如圖1D所示，在邏輯電路區域LG上覆蓋氮化矽所形成的保護層16，進一步移除在非揮發性記憶體單元區域MC中的罩幕層（包括氧化矽層14與氮化矽層15）。
隨後，如圖2A所示，在非揮發性記憶體單元區域MC的基底10上形成第一介電層21與第一多晶矽層30。第一介電層21被用做為非揮發性記憶體單元的穿遂氧化層（tunnel oxide layer），且由氧化矽形成。在一些實施例中，第一介電層21的厚度範圍在約1 nm至約50 nm。第一介電層21可藉由熱氧化法或化學氣相沈積法形成。
第一多晶矽層30可藉由化學氣相沈積法形成。在一些實施例中，第一多晶矽層30的厚度範圍在約10 nm至約300 nm。之後，藉由例如是化學機械研磨法或回蝕刻法的平坦化操作減少第一多晶矽層30的厚度。在一些實施例中，平坦化操作之後的第一多晶矽層30的厚度範圍在約10 nm至約200 nm。第一多晶矽層30以摻質適當地摻雜，可用於非揮發性記憶體單元的浮置閘極（floating gate，FG）。多晶矽層30可以非晶矽層置換。
如圖2B所示，在非揮發性記憶體單元區域MC中形成第一多晶矽層30之後，形成第二介電層35。第二介電層35包括氧化矽層、氮化矽層或由氧化矽與氮化矽形成的多數層。在一些實施例中，第二介電層的厚度範圍在約1 nm至約100 nm。第二介電層35可藉由化學氣相沈積法以及圖案化操作（包括微影與乾式蝕刻）形成。
在形成第二介電層35之後，在非揮發性記憶體單元區域MC與邏輯電路區域LG上形成第二多晶矽層40。第二多晶矽層40可藉由化學氣相沈積法形成。在一些實施例中，第二多晶矽層40的厚度範圍在約10 nm至約100 nm。
再者，如圖2C所示，在第二多晶矽層40上形成硬罩幕層42。在一些實施例中，硬罩幕層42是由化學氣相沈積法形成的氧化矽形成。硬罩幕層42的厚度範圍在約10 nm至約200 nm。
如圖2D所示，藉由使用包括微影與蝕刻的圖案化操作，以圖案化硬罩幕層42，並藉由使用圖案化的硬罩幕層做為蝕刻罩幕，以圖案化第二多晶矽層40。
在非揮發性記憶體單元區域MC中，對第二多晶矽層40的蝕刻停止於第二介電層35。藉由此蝕刻操作，在非揮發性記憶體單元區域MC中形成由第二多晶矽層40所形成的虛擬控制閘極DCG。
在本揭露中，“虛擬（dummy）”通常表示形成之後被移除或被其他材料置換的層，或其並非做為主動電路的一部分的層。然而，即使未被稱為虛擬層，某些層仍可在形成之後被其他層/材料置換。
如圖3A所示，在對第二多晶矽層40進行圖案化操作之後，於非揮發性記憶體單元區域MC與邏輯電路區域LG中的圖案化的第二多晶矽層的兩側上形成第一間隙壁45。
在一些實施例中，第一間隙壁45由氧化矽形成。藉由例如是化學氣相沈積法於整個基底上形成氧化矽的毯覆層（blanket layer），接著，進行非等向性蝕刻，以形成第一間隙壁45。在一些實施例中，第一間隙壁45的厚度範圍在約1 nm至約20 nm。
如圖3D所示，第一間隙壁45包括氧化矽/氮化矽/氧化矽膜（ONO film）。氧化矽/氮化矽/氧化矽膜具有兩層氧化矽層（氧化矽層45-1與氧化矽層45-3）以及夾置於兩層氧化矽層之間的氮化矽層45-2。圖3D為對應於圖3C的區域A1的放大剖視圖。在一些實施例中，氧化矽層45-1、氮化矽層45-2以及氧化矽層45-3的厚度範圍分別在約1 nm至20 nm、約1 nm至30 nm以及約1 nm至20 nm。在某些實施例中，第一間隙壁45為單層的氮化矽或氮氧化矽。
如圖3B所示，在形成第一間隙壁45之後，藉由使用乾式蝕刻操作以圖案化第二介電層35與第一多晶矽層30。第二介電層35為氧化矽層、氮化矽層以及由氧化矽與氮化矽形成的多數層其中之一。
如圖3C所示，形成第二間隙壁48與抹除閘極氧化層（erase-gate oxide）49。第二間隙壁48由一層或多層的介電材料形成。在一實施例中，第二間隙壁48由氮化矽形成。抹除閘極氧化層49由氧化矽形成。在一些實施例中，形成抹除閘極氧化層49的方法包括形成氧化矽層，接著圖案化氧化矽層以移除抹除閘極區域的氧化矽層。之後，進行濕式氧化。在某些實施例中，亦形成選擇閘的閘極介電層22。在一些實施例中，保留第一介電層21以做為閘極介電層22。
如圖4A所示，接著在基底上形成第三多晶矽層50，並進一步在第三多晶矽層上形成由氧化矽形成的硬罩幕層52。在一些實施例中，第三多晶矽層50的厚度範圍在約40 nm至約200 nm。
如圖4B所示，藉由圖案化操作，以在非揮發性記憶體單元區域MC中的堆疊結構之間形成抹除閘極（虛擬抹除閘極DEG），並在堆疊結構的側邊（該側未形成抹除閘極）形成選擇閘極DSG（亦即字元線或虛擬選擇閘極DSG），藉以形成記憶體單元結構。在本實施例中，由於抹除閘極（虛擬抹除閘極DEG）的第三多晶矽層50與選擇閘極（虛擬選擇閘極DSG）之後被金屬材料置換，故上述的抹除閘極與選擇閘極均為虛擬閘極（dummy gate）。
如圖4C所示，隨後以氧化矽（或氮化物層54）以及保護層56覆蓋記憶體單元結構。保護層56由多晶矽或非晶矽形成。
如圖5A所示，移除在邏輯線路區域LG中的堆疊層。
如圖5B所示，在覆蓋非揮發性記憶體單元區域MC之後，在非揮發性記憶體單元區域MC與邏輯電路區域LG上形成閘極介電層63。
閘極介電層63包括一層或多層的高介電常數介電材料。高介電常數介電材料的介電常數大於氮化矽的介電常數。一般而言，高介電常數介電材料的介電常數大於或等於10。在一些實施例中，閘極介電層63包括Hf、Y、Ta、Ti、Al及Zr的一種或多種的氧化物或其他任何適合的介電材料。在某些實施例中，使用HfO2 。在一些實施例中，在形成高介電常數介電層63之前形成由氧化矽形成的界面層（interfacial layer）61。
閘極介電層63可藉由化學氣相沈積法形成。在一些實施例中，閘極介電層63的厚度範圍在約1 nm至約50 nm。
如圖5B所示，進一步形成第四多晶矽層60，並在第四多晶矽層60上形成硬罩幕層62。在一些實施例中，第四多晶矽層60可藉由化學氣相沈積法形成，第四多晶矽層60的厚度範圍在約10 nm至約100 nm。在一些實施例中，硬罩幕層62為藉由化學氣相沈積法形成的氧化矽所形成，硬罩幕層62的厚度範圍在約10 nm至約200 nm。
如圖5C所示，藉由包括微影與蝕刻的圖案化操作，以圖案化硬罩幕層62，並以圖案化的硬罩幕層做為蝕刻罩幕，以圖案化第四多晶矽層60。藉由此蝕刻操作，在邏輯電路區域LC中形成均由第四多晶矽層60所形成的第一虛擬閘極DG1與第二虛擬閘極DG2。
如圖5C所示，在對第四多晶矽層60進行圖案化操作之後，於邏輯電路區域LC中的圖案化的第四多晶矽層的相對兩側上形成第三間隙壁68。
在一些實施例中，第三間隙壁68由氧化矽或氮化矽形成。在整個基底上藉由例如是化學氣相沈積法形成氧化矽的毯覆層。接著，進行非等向性蝕刻，以形成第三間隙壁68。在一些實施例中，第三間隙壁68的厚度範圍在約1 nm至約20 nm。
如圖6A所示，在形成具有第三間隙壁的虛擬閘極之後，移除非揮發性記憶體單元區域MC中的保護層56以及氧化矽或氮化物層54。
如圖6B所示，接著在非揮發性記憶體單元區域MC與邏輯電路區域LG兩者中形成第四間隙壁69。在一些實施例中，第四間隙壁69由氮化矽形成，且具有約1 nm至約50 nm的厚度。
如圖6C所示，進一步在非揮發性記憶體區域MC與邏輯電路區域LC上形成氮化矽覆蓋層70，且進一步在氮化矽覆蓋層70上形成第一層間介電層72。
在一些實施例中，氮化矽覆蓋層70可藉由化學氣相沈積法形成，且具有約1 nm至約50 nm的厚度。第一層間介電層72包括一層或多層的SiO2 、SiN、SiOC、SiCN、SiOCN或SiON，或包括其他適合的介電材料。此外，第一層間介電層72可藉由化學氣相沈積法形成。第一層間介電層72的厚度範圍在約50 nm至約1000 nm，以使非揮發性記憶體單元區域MC與邏輯電路區域LG上的結構完全嵌入於第一層間介電層72中。
如圖7A所示，在形成第一層間介電層72之後，藉由化學機械研磨法對非揮發性記憶體單元區域MC中的第一層間介電層以及記憶體單元結構的上部與邏輯電路區域LC中的虛擬閘極進行平坦化。如圖7A所示，藉由使用化學機械研磨法進行平坦化操作，暴露出由第三多晶矽層50所形成的虛擬抹除閘極DEG與虛擬選擇閘極DSG的上部、由第二多晶矽層40所形成的虛擬控制閘極DCG的上部以及由第四多晶矽層60所形成的第一虛擬閘極DG1與第二虛擬閘極DG2的上部。
請參照圖7B，接下來形成第一罩幕圖案80，以使第一罩幕圖案80暴露出虛擬控制閘極DCG、虛擬抹除閘極DEG以及虛擬選擇閘極DSG的上部與虛擬閘極DG2的上部。之後，移除虛擬抹除閘極DEG與虛擬選擇閘極DSG的第三多晶矽層50、虛擬控制閘極DCG的第二多晶矽層40以及虛擬閘極DG2的第四多晶矽層60，以分別形成開口82、開口81以及開口83。
如圖7B所示，在本實施例中，僅部分地移除虛擬抹除閘極DEG與虛擬選擇閘極DSG的第三多晶矽層50，且使第三多晶矽層50保留於開口82的底部。由於第三多晶矽層50的厚度明顯大於用以形成虛擬控制閘極DCG的第二多晶矽層40的厚度與用以形成虛擬閘極DG2的第四多晶矽層60的厚度，因此當蝕刻完全移除第二多晶矽層與第四多晶矽層時，第三多晶矽層50保留在開口82的底部。
如圖7C所示，在形成開口82、開口81以及開口83之後，於這些開口中填入一層或多層的第一導電材料85，以形成金屬抹除閘極EG、金屬選擇閘極SG、金屬控制閘極CG以及金屬閘極LG2。由於保留第三多晶矽層50，第一導電材料85形成於保留的第三多晶矽層50上。換言之，金屬抹除閘極EG與金屬選擇閘極SG包括多晶矽層與金屬層。在一些實施例中，第一導電材料85包括功函數調整層與主體金屬層。
在本揭露中，第一虛擬閘極DG1用於p型通道場效電晶體與n型通道場效電晶體中的一者，而第二虛擬閘極DG2用於p型通道場效電晶體與n型通道場效電晶體中的另一者。對於n型通道場效電晶體，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi以及TaSi中的一者或多者或其他適合的導電材料做為功函數調整層。對於p型通道場效電晶體，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC以及Co中的一者或多者或其他適合的導電材料做為功函數調整層。在本實施例中，用於p型通道場效電晶體的功函數調整層與用於n型通道場效電晶體的功函數調整層彼此相異。用於p型通道場效電晶體與n型通道場效電晶體的主體金屬層可相同或相異，且包括Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi以及CoSi以及其他適合的導電材料中的一者或多者。
在本揭露的一實施例中，第二虛擬閘極DG2用於p型通道場效電晶體。因此，用於控制閘極CG的第一導電材料85的結構相同於p型通道場效電晶體的閘極LG2的第一導電材料85的結構。
導電材料層（導電材料85）的形成方法可包括沈積厚的導電材料層，並進行例如是化學機械研磨的平坦化操作，以移除沈積在第一層間介電層72的上表面上的導電材料層。在化學機械研磨期間亦移除第一罩幕圖案80。
請參照圖8A，接下來形成第二罩幕圖案86，以使第二罩幕圖案86暴露出第一虛擬閘極DG1的上部。在一些實施例中，第二罩幕圖案86由光阻形成。在其他實施例中，第二罩幕圖案86由氮化矽、氧化鋁或過渡金屬的氮化物形成。接著，移除第一虛擬閘極DG1的第四多晶矽層60，以形成開口87。如圖8B所示，相似於圖7C所示的操作，在開口87中形成第二導電材料層88，以形成用於n型通道場效電晶體的金屬閘極LG1。
如圖8C所示，隨後在圖8B所示的結構上形成第二層間介電層90與接觸插塞95。第二層間介電層90包括由化學氣相沈積法形成的一層或多層的矽基絕緣材料或其他適合的介電材料。矽基絕緣材料例如是SiO2 、SiN、SiOC、SiCN、SiOCN或SiON。在一些實施例中，第二層間介電層90的厚度範圍在約100 nm至約1000 nm。接觸插塞95包括Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi以及CoSi中的一者或多者的導電材料以及其他適合的導電材料。儘管圖8C並未繪示，接觸插塞95亦設置於控制閘極上。
圖9A至圖9C依照本揭露另一實施例繪示包括非揮發性記憶體單元與周邊電路的半導體元件的製造流程的示例性剖視圖。在下述的實施例中，可以相似或相同於參照圖1A至圖8C所說明的前述實施例的配置、結構、材料、製程及/或操作，其詳細說明不再贅述。在下述的實施例中，完全移除虛擬抹除閘極DEG與虛擬選擇閘極DSG的第三多晶矽層。
如圖9A所示，相似於圖7B所示的步驟，在虛擬控制閘極DCG、虛擬抹除閘極DEG以及虛擬選擇閘極DSG的上部形成第二罩幕圖案80，第二罩幕圖案80暴露出第二虛擬閘極DG2的上部。如圖9A所示，移除虛擬抹除閘極DEG與虛擬選擇閘極DSG的第三多晶矽層50、虛擬控制閘極DCG的第二多晶矽層40以及第二虛擬閘極DG2的第四多晶矽層60，以分別形成開口82、開口81以及開口83。如圖9A所示，完全移除虛擬抹除閘極DEG與虛擬選擇閘極DSG的第三多晶矽層。
如圖9B所示，相似於圖7C所示的步驟，隨後將一層或多層的第一導電材料85填入於開口中，以形成用於p型通道場效電晶體的金屬抹除閘極EG、金屬選擇閘極SG、金屬控制閘極CG以及金屬閘極LG2。由於第三多晶矽50被完全移除，第一導電材料85形成於抹除閘極與選擇閘極的閘極介電層22上。如圖9C所示，相似於圖8A與圖8B所示的操作，接著在開口87中形成第二導電材料層88，以形成用於n型通道場效電晶體的金屬閘極LG1。
如圖9C所示，相似於圖8C所示的步驟，隨後在圖9B所示的結構上形成第二層間介電層90與接觸插塞95。
圖10A至圖10C依照本揭露另一實施例繪示包括非揮發性記憶體單元與周邊電路的半導體元件的製造流程的示例性剖視圖。在下述的實施例中，可以相似或相同於參照圖1A至圖9B所說明的前述實施例的配置、結構、材料、製程及/或操作，其詳細說明將不再贅述。在下述的實施例中，抹除閘極與選擇閘極的多晶矽層未被第一導電材料85置換（亦即，其並非虛擬閘極），且因此以多晶矽層50形成抹除閘極與選擇閘極。
如圖10A所示，形成第一罩幕圖案80’，以使得第一罩幕圖案80’暴露出虛擬控制閘極DCG的上部以及第二虛擬閘極DG2的上部。在一些實施例中，第一罩幕圖案80’由光阻形成。在其他實施例中，第一罩幕圖案80’由氮化矽、氧化鋁或過渡金屬的氮化物形成。如圖10A所示，之後移除虛擬控制閘極DCG的第二多晶矽層40與第二虛擬閘極DG2的第四多晶矽層60，以分別形成開口81與開口83。
如圖10B所示，在形成開口81與開口83之後，於開口中填入一層或多層的第一導電材料85。
如圖10C所示，相似於圖8A與圖8B所示的操作，接著形成第二導電材料層88，以形成用於n型通道場效電晶體的金屬閘極LG1。之後，如圖10C所示，相似於圖8C所示的步驟，形成第二層間介電層90與接觸插塞95。
圖11A至圖11C依照本揭露另一實施例繪示包括非揮發性記憶體單元與周邊電路的半導體元件的製造流程的示例性剖視圖。在下述的實施例中，可以相似或相同於參照圖1A至圖10C所說明的前述實施例的配置、結構、材料、製程及/或操作，其詳細說明將不再贅述。在以下的實施例中，控制閘極的多晶矽層40未被第一導電材料85置換。因此，控制閘極是以多晶矽層40形成（亦即，多晶矽層40並非為虛擬閘極）。
如圖11A所示，相似於圖7B所示的步驟，形成第一罩幕圖案80”，以使得第一罩幕圖案80”暴露出虛擬抹除閘極DEG與虛擬選擇閘極DSG的上部以及第二虛擬閘極DG2的上部。如圖11A所示，隨後移除虛擬抹除閘極DEG與虛擬選擇閘極DSG的第三多晶矽層50與第二虛擬閘極DG2的第四多晶矽層60，以分別形成開口82”與開口83。如圖11A所示，在一實施例中，做為虛擬抹除閘極DEG與虛擬選擇閘極DSG的第三多晶矽層50被完全移除。在其他實施例中，相似於圖7B所示的步驟，做為虛擬抹除閘極DEG與虛擬選擇閘極DSG的第三多晶矽層50被部分地移除，且部分的第三多晶矽層50保留在開口的底部。
請參照圖11B，相似於圖7C或圖9B所示的步驟，隨後將一層或多層的第一導電材料85填入於開口82”與開口83”中，以形成用於p型通道場效電晶體的金屬抹除閘極EG、金屬選擇閘極SG以及金屬閘極LG2。
之後，相似於圖8A與圖8B的操作，形成第二導電材料層88，以形成用於n型通道場效電晶體的金屬閘極LG1。如圖11C所示，相似於圖8C所示的步驟，隨後形成第二層間介電層90與接觸插塞95。
在上述的實施例中，閘極LG1用於n型通道場效電晶體，而閘極LG2用於p型通道場效電晶體。在某些實施例中，閘極LG1用於p型通道場效電晶體，而閘極LG2用於n型通道場效電晶體。在此情況下，使用相同的導電材料結構85做為非揮發性記憶體單元的閘極以及n型通道場效電晶體的閘極。換言之，非揮發性記憶體單元的金屬閘極與邏輯電路區域LG中的p型通道場效電晶體或n型通道場效電晶體具有相同的導電金屬結構。
需理解的是，在此並未說明所有的功效，並非所有實施例或實例皆有特定的功效，且其他實施例或實例可提供不同的功效。
根據本揭露的某些實施例，由於非揮發性記憶體單元的抹除閘極與選擇閘極由金屬材料形成，故可降低這些閘極的電阻以及閘極與接觸插塞之間的接觸電阻。此外，根據本揭露的某些實施例，由於非揮發性記憶體單元的控制閘極由金屬材料形成，因此可降低控制閘極的電阻。再者，由於同時對非揮發性記憶體單元區域與邏輯電路區域進行閘極置換製程，可將微影操作所增加的數量最小化。
根據本揭露的一個面向，在包括非揮發性記憶體的半導體元件的製造方法中，形成單元結構。單元結構包括堆疊結構與第三多晶矽層。堆疊結構包括設置於第一介電層上的第一多晶矽層、設置於第一多晶矽層上的第二介電層以及設置於第二介電層上的第二多晶矽層。第三多晶矽層設置於堆疊結構的兩側。移至少部分地移除第三多晶矽層，以形成抹除閘極空間以及選擇閘極空間。在抹除閘極空間與選擇閘極空間中形成導電材料。
根據本揭露的另一個面向，在半導體元件的製造方法中，在記憶體單元區域中形成用於非揮發性記憶體的單元結構。半導體元件包括位於記憶體單元區域中的非揮發性記憶體以及位於邏輯電路區域中的場效電晶體。單元結構包括堆疊結構與第三多晶矽層。堆疊結構包括設置於第一介電層上的第一多晶矽層、設置於第一多晶矽層上的第二介電層以及設置於第二介電層上的第二多晶矽層。第三多晶矽層設置於堆疊結構的兩側。在邏輯電路區域中形成用於場效電晶體的虛擬閘極結構。虛擬閘極結構包括設置於基底上的閘極介電層以及設置於閘極介電層上的由多晶矽形成的虛擬邏輯閘極。至少部分地移除第三多晶矽層與虛擬邏輯閘極，以在記憶體單元區域中形成抹除閘極空間與選擇閘極空間，並在邏輯電路區域中形成邏輯閘極空間。在抹除閘極空間、選擇閘極空間與邏輯閘極空間中形成導電材料。
根據本揭露的另一個面向，半導體元件包括非揮發性記憶體。非揮發性記憶體包括第一介電層、浮置閘極、控制閘極、第二介電層、抹除閘極以及選擇閘極。第一介電層設置於基底上。浮置閘極設置於介電層上。第二介電層設置於浮置閘極與控制閘極之間。第二介電層具有氧化矽層、氮化矽層以及由氧化矽與氮化矽形成的多數層其中之一。抹除閘極與選擇閘極包括底部多晶矽層與上部金屬層。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾，故本揭露的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧基底
12‧‧‧墊氧化層
13‧‧‧氮化物層
14‧‧‧氧化矽層
15‧‧‧氮化矽層
16‧‧‧保護層
20‧‧‧隔離絕緣層
21‧‧‧第一介電層
22、63‧‧‧閘極介電層
30‧‧‧第一多晶矽層
35‧‧‧第二介電層
40‧‧‧第二多晶矽層
42、52、62‧‧‧硬罩幕層
45‧‧‧第一間隙壁
45-1、45-3‧‧‧氧化矽層
45-2‧‧‧氮化矽層
48‧‧‧第二間隙壁
49‧‧‧抹除閘極氧化層
50‧‧‧第三多晶矽層
54‧‧‧氮化物層
56‧‧‧保護層
60‧‧‧第四多晶矽層
61‧‧‧界面層
68‧‧‧第三間隙壁
69‧‧‧第四間隙壁
70‧‧‧覆蓋層
72‧‧‧第一層間介電層
80、80’、80”‧‧‧第一罩幕圖案
81、82、82”、83‧‧‧開口
85‧‧‧第一導電材料
86‧‧‧第二罩幕圖案
88‧‧‧第二導電材料層
90‧‧‧第二層間介電層
95‧‧‧接觸插塞
A1‧‧‧區域
CG‧‧‧控制閘極
DCG‧‧‧虛擬控制閘極
DEG‧‧‧虛擬抹除閘極
DG1‧‧‧第一虛擬閘極
DG2‧‧‧第二虛擬閘極
DSG‧‧‧虛擬選擇閘極
EG‧‧‧抹除閘極
LG‧‧‧邏輯電路區域
LG1、LG2‧‧‧閘極
SG‧‧‧選擇閘極
MC‧‧‧非揮發性記憶體單元區域
TR‧‧‧過渡區域
結合附圖式閱讀以下詳細說明，會最好地理解本揭露的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，爲論述清晰起見，可任意增大或减小各種特徵的尺寸。 圖1A至圖1D依照本揭露一實施例繪示包括非揮發性記憶體單元與周邊電路的半導體元件的製造流程的示例性剖視圖。 圖2A至圖2D依照本揭露一實施例繪示包括非揮發性記憶體單元與周邊電路的半導體元件的製造流程的示例性剖視圖。 圖3A至圖3C依照本揭露一實施例繪示包括非揮發性記憶體單元與周邊電路的半導體元件的製造流程的示例性剖視圖。圖3D繪示對應於圖3C的區域A1的堆疊結構的放大剖視圖。 圖4A至圖4C依照本揭露一實施例繪示包括非揮發性記憶體單元與周邊電路的半導體元件的製造流程的示例性剖視圖。 圖5A至圖5C依照本揭露一實施例繪示包括非揮發性記憶體與周邊電路的半導體元件的製造流程的示例性剖視圖。 圖6A至圖6C依照本揭露一實施例繪示包括非揮發性記憶體單元與周邊電路的半導體元件的製造流程的示例性剖視圖。 圖7A至圖7C依照本揭露一實施例繪示包括非揮發性記憶體單元與周邊電路的半導體元件的製造流程的示例性剖視圖。 圖8A至圖8C依照本揭露一實施例繪示包括非揮發性記憶體單元與周邊電路的半導體元件的製造流程的示例性剖視圖。 圖9A至圖9C依照本揭露另一實施例繪示包括非揮發性記憶體單元與周邊電路的半導體元件的製造流程的示例性剖視圖。 圖10A至圖10C依照本揭露另一實施例繪示包括非揮發性記憶體單元與周邊電路的半導體元件的製造流程的示例性剖視圖。 圖11A至圖11C依照本揭露另一實施例繪示包括非揮發性記憶體單元與周邊電路的半導體元件的製造流程的示例性剖視圖。

Claims (20)

  1. 一種半導體元件的製造方法，其中所述半導體元件包括非揮發性記憶體，所述半導體元件的製造方法包括： 形成單元結構，所述單元結構包括： 堆疊結構，包括設置於第一介電層上的第一多晶矽層、設置於所述第一多晶矽層上的第二介電層以及設置於所述第二介電層上的第二多晶矽層；以及 第三多晶矽層，設置於所述堆疊結構的兩側； 至少部分地移除第三多晶矽層，以形成抹除閘極空間以及選擇閘極空間；以及 在所述抹除閘極空間與所述選擇閘極空間中形成導電材料。
  2. 如申請專利範圍第1項所述的半導體元件的製造方法，其中所述形成所述單元結構的方法包括： 在基底上形成第一介電層； 在所述第一介電層上形成用於所述第一多晶矽層的第一多晶矽膜； 在所述第一多晶矽膜上形成用於所述第二介電層的第二介電膜； 在所述第二介電膜上形成用於所述第二多晶矽層的第二多晶矽膜； 圖案化所述第二多晶矽膜，以形成所述第二多晶矽層； 在形成所述第二多晶矽層之後，圖案化所述第二介電膜與所述第一多晶矽膜，以形成所述堆疊結構； 在所述堆疊結構的兩側形成用於所述第三多晶矽層的第三多晶矽膜；以及 對所述堆疊結構與所述第三多晶矽膜進行平坦化操作，以形成所述第三多晶矽層。
  3. 如申請專利範圍第2項所述的半導體元件的製造方法，更包括：在圖案化所述第二多晶矽膜以及在圖案化所述第二介電膜與所述第一多晶矽膜之前，在所述第二多晶矽層的兩側形成第一間隙壁。
  4. 如申請專利範圍第3項所述的半導體元件的製造方法，更包括：在圖案化所述第二介電膜與所述第一多晶矽膜之後形成第二間隙壁。
  5. 如申請專利範圍第4項所述的半導體元件的製造方法，其中所述第一間隙壁包括氧化矽/氮化矽/氧化矽膜，所述氧化矽/氮化矽/氧化矽膜具有兩氧化矽層以及夾置於所述兩氧化矽層之間的氮化矽層。
  6. 如申請專利範圍第1項所述的半導體元件的製造方法， 其中當進行所述至少部分地移除所述第三多晶矽層時，亦移除所述第二多晶矽層，以形成控制閘極空間，以及 所述導電材料亦形成於所述控制閘極空間中。
  7. 如申請專利範圍第1項所述的半導體元件的製造方法， 其中當進行所述至少部分地移除所述第三多晶矽層時，所述第三多晶矽層的底部保留於所述抹除閘極空間與所述選擇閘極空間中，以及 所述導電材料形成於所述抹除閘極空間與所述選擇閘極空間中的保留的第三多晶矽層上。
  8. 如申請專利範圍第7項所述的半導體元件的製造方法， 其中當進行所述至少部分地移除所述第三多晶矽層時，亦移除所述第二多晶矽層，以形成控制閘極空間， 所述第二多晶矽層並未保留於所述控制閘極空間中，以及 所述導電材料亦形成於所述控制閘極空間中的所述第二介電層上。
  9. 如申請專利範圍第7項所述的半導體元件的製造方法，其中所述保留的第三多晶矽層的厚度範圍為10 nm至100 nm。
  10. 如申請專利範圍第1項所述的半導體元件的製造方法，其中 完全移除所述第三多晶矽層，且所述第三多晶矽層未保留於所述抹除閘極空間與所述選擇閘極空間中，以及 所述導電材料形成於所述抹除閘極空間與所述選擇閘極空間中的介電層上。
  11. 一種半導體元件的製造方法，其中所述半導體元件包括位於記憶體單元區域中的非揮發性記憶體以及位於邏輯電路區域中的場效電晶體，所述半導體元件的製造方法包括： 於所述記憶體單元區域中形成用於所述非揮發性記憶體的單元結構，所述單元結構包括： 堆疊結構，包括設置於第一介電層上的第一多晶矽層、設置於所述第一多晶矽層上的第二介電層以及設置於所述第二介電層上的第二多晶矽層；以及 第三多晶矽層，設置於所述堆疊結構的兩側； 在所述邏輯電路區域中形成用於所述場效電晶體的虛擬閘極結構，所述虛擬閘極結構包括： 設置於基底上的閘極介電層；以及 設置於所述閘極介電層上的由多晶矽所形成的虛擬邏輯閘極； 至少部分地移除所述第三多晶矽層與所述虛擬邏輯閘極，以在所述記憶體單元區域中形成抹除閘極空間與選擇閘極空間，並在所述邏輯電路區域中形成邏輯閘極空間；以及 在所述抹除閘極空間、所述選擇閘極空間與所述邏輯閘極空間中形成導電材料。
  12. 如申請專利範圍第11項所述的半導體元件的製造方法，其中 所述形成所述單元結構的方法包括： 在所述基底上形成所述第一介電層； 在所述第一介電層上形成用於所述第一多晶矽層的第一多晶矽膜； 在所述第一多晶矽膜上形成用於所述第二介電層的第二介電膜； 在所述第二介電膜上形成用於所述第二多晶矽層的第二多晶矽膜； 圖案化所述第二多晶矽膜，以形成所述第二多晶矽層； 在形成所述第二多晶矽層之後，圖案化所述第二介電膜與所述第一多晶矽膜，以形成所述堆疊結構； 在所述堆疊結構的兩側形成用於形成所述第三多晶矽層的第三多晶矽膜；以及 所述形成所述虛擬閘極結構的方法包括： 在形成所述記憶體單元結構之後，以覆蓋層覆蓋所述記憶體單元區域； 以所述覆蓋層覆蓋所述記憶體單元區域，在所述基底上形成所述閘極介電層； 在所述閘極介電層上形成用於所述虛擬邏輯閘極的第四多晶矽膜；以及 圖案化所述第四多晶矽膜，以形成所述虛擬邏輯閘極；以及 在形成所述虛擬邏輯閘極之後，移除所述覆蓋層。
  13. 如申請專利範圍第12項所述的半導體元件的製造方法，其中 所述閘極介電層包括Hf、Y、Ta、Ti、Al以及Zr中的一者或多者的氧化物，以及 所述半導體元件的製造方法更包括在所述閘極介電層與所述第四多晶矽層之間形成過渡金屬氮化物層。
  14. 如申請專利範圍第11項所述的半導體元件的製造方法，其中 所述第二介電層為氧化矽層、氮化矽層以及由氧化矽與氮化矽形成的多數層其中之一，以及 所述虛擬邏輯閘極不包括所述第二介電層。
  15. 如申請專利範圍第11項所述的半導體元件的製造方法，其中 當進行所述至少部分地移除所述第三多晶矽層時，亦移除所述第二多晶矽層，以形成控制閘極空間，以及 所述導電材料亦形成於所述控制閘極空間中。
  16. 如申請專利範圍第11項所述的半導體元件的製造方法，其中 當進行所述至少部分地移除所述第三多晶矽層時，在所述抹除閘極空間與所述選擇閘極空間中保留所述第三多晶矽層的底部，以及 所述導電材料形成於所述抹除閘極空間與所述選擇閘極空間中的保留的第三多晶矽層上。
  17. 如申請專利範圍第16項所述的半導體元件的製造方法，其中 當進行所述至少部分地移除所述第三多晶矽層時，亦移除所述第二多晶矽層，以形成控制閘極空間， 所述第二多晶矽層並未保留於所述控制閘極空間中，以及 所述導電材料亦形成於所述控制閘極空間中的所述第二介電層上。
  18. 如申請專利範圍第16項所述的半導體元件的製造方法，其中完全移除所述虛擬邏輯閘極的第四多晶矽膜。
  19. 如申請專利範圍第16項所述的半導體元件的製造方法，其中所述保留的第三多晶矽層的厚度範圍為10 nm至100 nm。
  20. 一種半導體元件，包括非揮發性記憶體，所述非揮發性記憶體包括： 第一介電層，設置於基底上； 浮置閘極，設置於所述介電層上； 控制閘極； 第二介電層，設置於所述浮置閘極與所述控制閘極之間，且所述第二介電層具有氧化矽層、氮化矽層以及由氧化矽與氮化矽形成的多數層其中之一；以及 抹除閘極與選擇閘極，其中所述抹除閘極與所述選擇閘極包括底部多晶矽層與上部金屬層。
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