JPH11354759A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH11354759A JPH11354759A JP16205498A JP16205498A JPH11354759A JP H11354759 A JPH11354759 A JP H11354759A JP 16205498 A JP16205498 A JP 16205498A JP 16205498 A JP16205498 A JP 16205498A JP H11354759 A JPH11354759 A JP H11354759A
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Abstract
(57)【要約】
【課題】 フラッシュＥＥＰＲＯＭ構造におけるメモリ
ーセル部と周辺回路部との高低差を低減する。 【解決手段】 フラッシュＥＥＰＲＯＭの消去動作時は
高電界を要するため、周辺回路部用素子分離絶縁膜１０
６は、フィールド分離としての耐圧性を保持できる厚い
膜厚を必要とするが、メモリーセル部用素子分離絶縁膜
１０７は、フラッシュＥＥＰＲＯＭの消去動作がメモリ
ーセル一括消去で行うため、酸化膜破壊を防止する程度
の膜厚で良いことから、メモリーセル部用素子分離絶縁
膜１０７の膜厚を周辺回路部用素子分離絶縁膜１０６の
膜厚よりも薄くすることにより、メモリーセル部の総膜
厚を低減し、メモリーセル部と周辺回路部との高低差を
低減することができる。
ーセル部と周辺回路部との高低差を低減する。 【解決手段】 フラッシュＥＥＰＲＯＭの消去動作時は
高電界を要するため、周辺回路部用素子分離絶縁膜１０
６は、フィールド分離としての耐圧性を保持できる厚い
膜厚を必要とするが、メモリーセル部用素子分離絶縁膜
１０７は、フラッシュＥＥＰＲＯＭの消去動作がメモリ
ーセル一括消去で行うため、酸化膜破壊を防止する程度
の膜厚で良いことから、メモリーセル部用素子分離絶縁
膜１０７の膜厚を周辺回路部用素子分離絶縁膜１０６の
膜厚よりも薄くすることにより、メモリーセル部の総膜
厚を低減し、メモリーセル部と周辺回路部との高低差を
低減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、浮遊ゲート電極と
制御ゲート電極と消去ゲート電極とを備えたフラッシュ
ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａ
ｂｌｅ ａｎｄＰｒｏｇｒａｍａｂｌｅ Ｒｅａｄ Ｏ
ｎｌｙ Ｍｅｍｏｒｙ）等の半導体記憶装置およびその
製造方法に関するものである。
制御ゲート電極と消去ゲート電極とを備えたフラッシュ
ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａ
ｂｌｅ ａｎｄＰｒｏｇｒａｍａｂｌｅ Ｒｅａｄ Ｏ
ｎｌｙ Ｍｅｍｏｒｙ）等の半導体記憶装置およびその
製造方法に関するものである。
【０００２】
【従来の技術】電気的に書き込み可能な不揮発性メモリ
として、フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａ
ｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａ
ｂｌｅＲｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）がよく知ら
れている。このフラッシュＥＥＰＲＯＭは半導体基板内
に形成されたソース領域とドレイン領域に挟まれたチャ
ネル領域にゲート絶縁膜を介して浮遊ゲート電極が形成
され、さらに浮遊ゲート電極上にゲート絶縁膜を介して
制御ゲート電極が形成された構造をしている。このＥＥ
ＰＲＯＭの書き込み方法は、ドレイン領域と制御ゲート
電極に高電圧を印加し、半導体基板のドレイン近傍のチ
ャネル領域でホットエレクトロンを発生させ、このホッ
トエレクトロンを浮遊ゲート電極へ加速注入することに
より行われる。一方、消去方法は、近年、ゲート絶縁膜
を介して浮遊ゲート電極からソース領域、またはドレイ
ン領域、またはチャネル領域にトンネリング現象を利用
して電子を放出させる方法や、上述の基板側に電子を放
出させる代わりに、浮遊ゲート電極との間にトンネリン
グ絶縁膜を介して形成された消去ゲート電極を用いて、
消去ゲート電極に消去電圧を印加して、電子を浮遊ゲー
ト電極から消去ゲート電極にトンネリングさせる方法が
ある。
として、フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａ
ｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａ
ｂｌｅＲｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）がよく知ら
れている。このフラッシュＥＥＰＲＯＭは半導体基板内
に形成されたソース領域とドレイン領域に挟まれたチャ
ネル領域にゲート絶縁膜を介して浮遊ゲート電極が形成
され、さらに浮遊ゲート電極上にゲート絶縁膜を介して
制御ゲート電極が形成された構造をしている。このＥＥ
ＰＲＯＭの書き込み方法は、ドレイン領域と制御ゲート
電極に高電圧を印加し、半導体基板のドレイン近傍のチ
ャネル領域でホットエレクトロンを発生させ、このホッ
トエレクトロンを浮遊ゲート電極へ加速注入することに
より行われる。一方、消去方法は、近年、ゲート絶縁膜
を介して浮遊ゲート電極からソース領域、またはドレイ
ン領域、またはチャネル領域にトンネリング現象を利用
して電子を放出させる方法や、上述の基板側に電子を放
出させる代わりに、浮遊ゲート電極との間にトンネリン
グ絶縁膜を介して形成された消去ゲート電極を用いて、
消去ゲート電極に消去電圧を印加して、電子を浮遊ゲー
ト電極から消去ゲート電極にトンネリングさせる方法が
ある。
【０００３】近年、半導体記憶装置の超微細化、高集積
化、高性能化が求められてきており、上述の電気的消去
可能なフラッシュＥＥＰＲＯＭにおいても、超微細化、
高性能化がより求められてきている。なかでも超微細化
の方法として、メモリーセルの膜厚を低減すること、ま
た、周辺トランジスタとメモリーセルとの段差を緩和す
ることが望まれてきている。
化、高性能化が求められてきており、上述の電気的消去
可能なフラッシュＥＥＰＲＯＭにおいても、超微細化、
高性能化がより求められてきている。なかでも超微細化
の方法として、メモリーセルの膜厚を低減すること、ま
た、周辺トランジスタとメモリーセルとの段差を緩和す
ることが望まれてきている。
【０００４】従来より、周辺トランジスタとメモリーセ
ルとの段差を緩和する方法として、既知の段差緩和用マ
スクを利用する方法がよく知られている。これは、メモ
リーセルのように半導体基板や周辺トランジスタなどと
比べ段差の大きな箇所だけが開口している段差緩和用マ
スクを用いることによって、周辺トランジスタとメモリ
ーセルとの段差を緩和することができる方法である。
ルとの段差を緩和する方法として、既知の段差緩和用マ
スクを利用する方法がよく知られている。これは、メモ
リーセルのように半導体基板や周辺トランジスタなどと
比べ段差の大きな箇所だけが開口している段差緩和用マ
スクを用いることによって、周辺トランジスタとメモリ
ーセルとの段差を緩和することができる方法である。
【０００５】以下に、従来の半導体記憶装置であるフラ
ッシュＥＥＰＲＯＭについて、図１５から図２３の概略
図を参照して説明する。図１５は従来の半導体記憶装置
におけるメモリーセル部の平面概略図、図１６は図１５
のＡ−Ａ’線の断面概略図、図１７は図１５のＢ−Ｂ’
線の断面概略図である。
ッシュＥＥＰＲＯＭについて、図１５から図２３の概略
図を参照して説明する。図１５は従来の半導体記憶装置
におけるメモリーセル部の平面概略図、図１６は図１５
のＡ−Ａ’線の断面概略図、図１７は図１５のＢ−Ｂ’
線の断面概略図である。
【０００６】図１５から１７に示すように、従来の半導
体記憶装置は、メモリーセルの所定の領域にソース／ド
レイン領域１が埋め込まれた半導体基板２と、素子分離
絶縁膜５と、ゲート絶縁膜となる第１の絶縁膜６および
第２の絶縁膜８と、浮遊ゲート電極７と、制御ゲート電
極９と、第３の絶縁膜１０およびサイドウオール絶縁膜
１１からなる第１の層間絶縁膜１２と、トンネリング絶
縁膜１３と、消去ゲート電極１５とを備えている。
体記憶装置は、メモリーセルの所定の領域にソース／ド
レイン領域１が埋め込まれた半導体基板２と、素子分離
絶縁膜５と、ゲート絶縁膜となる第１の絶縁膜６および
第２の絶縁膜８と、浮遊ゲート電極７と、制御ゲート電
極９と、第３の絶縁膜１０およびサイドウオール絶縁膜
１１からなる第１の層間絶縁膜１２と、トンネリング絶
縁膜１３と、消去ゲート電極１５とを備えている。
【０００７】このように構成された従来の半導体記憶装
置の製造方法について、図１８から図２３の製造方法を
示す工程順断面概略図を用いて説明する。まず、図１８
のように、メモリーセル部の所定の領域にソース／ドレ
イン領域１（図１５，図１６参照）を形成している半導
体基板２の一主面上に絶縁膜３を形成し、既知の露光技
術によりフォトレジストを用いてマスクパターン４を形
成する。
置の製造方法について、図１８から図２３の製造方法を
示す工程順断面概略図を用いて説明する。まず、図１８
のように、メモリーセル部の所定の領域にソース／ドレ
イン領域１（図１５，図１６参照）を形成している半導
体基板２の一主面上に絶縁膜３を形成し、既知の露光技
術によりフォトレジストを用いてマスクパターン４を形
成する。
【０００８】次に、図１９のように、異方性エッチング
すると素子分離絶縁膜５が形成され、その後フォトレジ
ストのマスクパターン４を除去する。次に、図２０のよ
うに、熱酸化技術により第１の絶縁膜６を形成した後、
既知のＣＶＤ法により第１の多結晶シリコン膜を堆積
し、マスクを用いてエッチングすることにより第１の多
結晶シリコン膜をＢ−Ｂ’方向（図１５）に長いストラ
イプ状にする。続いて、既知の熱酸化技術により第２の
絶縁膜８を形成した後、既知のＣＶＤ法により第２の多
結晶シリコン膜および絶縁膜を堆積し、マスクを用いて
異方性エッチングすると第３の絶縁膜１０と制御ゲート
電極９が形成される。続いて、既知のサイドウオール技
術によりサイドウオール絶縁膜１１が形成される。ここ
で、第３の絶縁膜１０とサイドウオール絶縁膜１１とを
併せて第１の層間絶縁膜１２と呼ぶ。次に、既知の異方
性エッチング技術により第１の層間絶縁膜１２をマスク
として第１の多結晶シリコン膜をエッチングすると、浮
遊ゲート電極７が形成される。
すると素子分離絶縁膜５が形成され、その後フォトレジ
ストのマスクパターン４を除去する。次に、図２０のよ
うに、熱酸化技術により第１の絶縁膜６を形成した後、
既知のＣＶＤ法により第１の多結晶シリコン膜を堆積
し、マスクを用いてエッチングすることにより第１の多
結晶シリコン膜をＢ−Ｂ’方向（図１５）に長いストラ
イプ状にする。続いて、既知の熱酸化技術により第２の
絶縁膜８を形成した後、既知のＣＶＤ法により第２の多
結晶シリコン膜および絶縁膜を堆積し、マスクを用いて
異方性エッチングすると第３の絶縁膜１０と制御ゲート
電極９が形成される。続いて、既知のサイドウオール技
術によりサイドウオール絶縁膜１１が形成される。ここ
で、第３の絶縁膜１０とサイドウオール絶縁膜１１とを
併せて第１の層間絶縁膜１２と呼ぶ。次に、既知の異方
性エッチング技術により第１の層間絶縁膜１２をマスク
として第１の多結晶シリコン膜をエッチングすると、浮
遊ゲート電極７が形成される。
【０００９】次に、図２１のように、既知の熱酸化技術
によりトンネリング絶縁膜１３とＭＯＳゲート絶縁膜１
４を形成した後、既知のＣＶＤ法により第３の多結晶シ
リコン膜を堆積し、マスクを用いて異方性エッチングす
るとメモリーセル部には消去ゲート電極１５が、周辺回
路部にはＭＯＳゲート電極１６が形成される。続いて、
所定のソース／ドレイン領域が開口したマスクを用いて
砒素を注入すると周辺回路のソース／ドレイン領域１７
が形成される。これで、メモリーセルと周辺トランジス
タが形成された。
によりトンネリング絶縁膜１３とＭＯＳゲート絶縁膜１
４を形成した後、既知のＣＶＤ法により第３の多結晶シ
リコン膜を堆積し、マスクを用いて異方性エッチングす
るとメモリーセル部には消去ゲート電極１５が、周辺回
路部にはＭＯＳゲート電極１６が形成される。続いて、
所定のソース／ドレイン領域が開口したマスクを用いて
砒素を注入すると周辺回路のソース／ドレイン領域１７
が形成される。これで、メモリーセルと周辺トランジス
タが形成された。
【００１０】次に、図２２のように、既知の常圧ＣＶＤ
技術により第２の層間絶縁膜１８を堆積し、メモリーセ
ルのように段差の大きな箇所が開口している段差緩和用
マスクを用いてフォトレジスト１９を形成した後、異方
性エッチングする。続いて、フォトレジスト１９を除去
し、アニール処理すると、図２３のように、段差緩和用
マスクを用いて平坦化された層間絶縁膜２０を形成する
ことができる。このように従来の製造方法では、次工程
である配線工程におけるパターンニングを容易にするた
めに下地段差の平坦化を図り、メモリーセル形成後に段
差緩和用マスクを用いて平坦化を行っていた。
技術により第２の層間絶縁膜１８を堆積し、メモリーセ
ルのように段差の大きな箇所が開口している段差緩和用
マスクを用いてフォトレジスト１９を形成した後、異方
性エッチングする。続いて、フォトレジスト１９を除去
し、アニール処理すると、図２３のように、段差緩和用
マスクを用いて平坦化された層間絶縁膜２０を形成する
ことができる。このように従来の製造方法では、次工程
である配線工程におけるパターンニングを容易にするた
めに下地段差の平坦化を図り、メモリーセル形成後に段
差緩和用マスクを用いて平坦化を行っていた。
【００１１】
【発明が解決しようとする課題】上記従来の構成および
製造方法によると、素子分離絶縁膜５は、メモリーセル
部用と周辺回路部用とを同時に形成するため、同じ膜厚
であった。また、図２１のように、メモリーセル部は、
第１の絶縁膜６上から素子分離絶縁膜５の端部上に渡っ
て浮遊ゲート電極７を形成し、その上部に制御ゲート電
極９、消去ゲート電極１５を形成するので、メモリーセ
ル総膜厚Ａは周辺トランジスタ総膜厚Ｂと比べて３倍以
上になっていた。さらに、浮遊ゲート電極７、制御ゲー
ト電極９、消去ゲート電極１５の膜厚は、下層レイヤー
の段差に依存する。なぜなら、これらのパターン形成を
正確に行うためには、エッチング前の多結晶シリコン膜
の堆積時において、多結晶シリコン膜の膜厚をその下層
レイヤーの段差がなくなる程度まで堆積しなければなら
ないからであり、下層レイヤーの段差が大きければ大き
い程、これらの膜厚はより厚くしなければならない。当
然、下層レイヤーの段差が大きい程、その上に形成する
パターン形成も困難になっていた。
製造方法によると、素子分離絶縁膜５は、メモリーセル
部用と周辺回路部用とを同時に形成するため、同じ膜厚
であった。また、図２１のように、メモリーセル部は、
第１の絶縁膜６上から素子分離絶縁膜５の端部上に渡っ
て浮遊ゲート電極７を形成し、その上部に制御ゲート電
極９、消去ゲート電極１５を形成するので、メモリーセ
ル総膜厚Ａは周辺トランジスタ総膜厚Ｂと比べて３倍以
上になっていた。さらに、浮遊ゲート電極７、制御ゲー
ト電極９、消去ゲート電極１５の膜厚は、下層レイヤー
の段差に依存する。なぜなら、これらのパターン形成を
正確に行うためには、エッチング前の多結晶シリコン膜
の堆積時において、多結晶シリコン膜の膜厚をその下層
レイヤーの段差がなくなる程度まで堆積しなければなら
ないからであり、下層レイヤーの段差が大きければ大き
い程、これらの膜厚はより厚くしなければならない。当
然、下層レイヤーの段差が大きい程、その上に形成する
パターン形成も困難になっていた。
【００１２】例えば、メモリーセルや周辺トランジスタ
形成後の配線工程において、図２１のように、メモリー
セル総膜厚Ａと周辺トランジスタ総膜厚Ｂとの差（Ａ−
Ｂ）すなわちメモリーセル部と周辺回路部との高低差が
大きくなるため、図２２のように第２の層間絶縁膜１８
を堆積した後、段差緩和用マスクを用いて平坦化を行わ
ないと、配線パターンニングの際の焦点深度に十分なマ
ージンがなくなり、配線パターン形成が困難であった。
そのため、下地段差の平坦化を図り、段差緩和用マスク
を用いて平坦化を行う必要があった。
形成後の配線工程において、図２１のように、メモリー
セル総膜厚Ａと周辺トランジスタ総膜厚Ｂとの差（Ａ−
Ｂ）すなわちメモリーセル部と周辺回路部との高低差が
大きくなるため、図２２のように第２の層間絶縁膜１８
を堆積した後、段差緩和用マスクを用いて平坦化を行わ
ないと、配線パターンニングの際の焦点深度に十分なマ
ージンがなくなり、配線パターン形成が困難であった。
そのため、下地段差の平坦化を図り、段差緩和用マスク
を用いて平坦化を行う必要があった。
【００１３】本発明は、上記従来の問題点を解決するも
ので、メモリーセル部と周辺回路部との高低差を低減す
ることのできる半導体記憶装置およびその製造方法を提
供することを目的とする。
ので、メモリーセル部と周辺回路部との高低差を低減す
ることのできる半導体記憶装置およびその製造方法を提
供することを目的とする。
【００１４】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、半導体基板にメモリーセル部および周辺回路
部を備えた半導体記憶装置であって、メモリーセル部の
半導体基板内の所定の領域に形成したソース領域および
ドレイン領域と、周辺回路部の半導体基板上の所定の領
域に形成した周辺回路部用素子分離絶縁膜と、メモリー
セル部の半導体基板上の所定の領域に周辺回路部用素子
分離絶縁膜よりも膜厚を薄く形成したメモリーセル部用
素子分離絶縁膜と、メモリーセル部用素子分離絶縁膜に
よって分離された半導体基板上の所定の領域に形成した
第１の絶縁膜と、第１の絶縁膜上からメモリーセル部用
素子分離絶縁膜の端部上に渡って形成した浮遊ゲート電
極と、浮遊ゲート電極上に第２の絶縁膜を介して形成し
た制御ゲート電極と、メモリーセル部用素子分離絶縁膜
上に形成され、浮遊ゲート電極の側壁とトンネリング絶
縁膜を介して接するとともに制御ゲート電極と第１の層
間絶縁膜を介して接する消去ゲート電極とを設けたこと
を特徴とする。
憶装置は、半導体基板にメモリーセル部および周辺回路
部を備えた半導体記憶装置であって、メモリーセル部の
半導体基板内の所定の領域に形成したソース領域および
ドレイン領域と、周辺回路部の半導体基板上の所定の領
域に形成した周辺回路部用素子分離絶縁膜と、メモリー
セル部の半導体基板上の所定の領域に周辺回路部用素子
分離絶縁膜よりも膜厚を薄く形成したメモリーセル部用
素子分離絶縁膜と、メモリーセル部用素子分離絶縁膜に
よって分離された半導体基板上の所定の領域に形成した
第１の絶縁膜と、第１の絶縁膜上からメモリーセル部用
素子分離絶縁膜の端部上に渡って形成した浮遊ゲート電
極と、浮遊ゲート電極上に第２の絶縁膜を介して形成し
た制御ゲート電極と、メモリーセル部用素子分離絶縁膜
上に形成され、浮遊ゲート電極の側壁とトンネリング絶
縁膜を介して接するとともに制御ゲート電極と第１の層
間絶縁膜を介して接する消去ゲート電極とを設けたこと
を特徴とする。
【００１５】この構成によれば、周辺回路部用素子分離
絶縁膜よりもメモリーセル部用素子分離絶縁膜の膜厚を
薄くしたことにより、メモリーセル部の総膜厚を低減
し、メモリーセル部と周辺回路部との高低差を低減する
ことができる。請求項２記載の半導体記憶装置の製造方
法は、半導体基板にメモリーセル部および周辺回路部を
形成する半導体記憶装置の製造方法であって、メモリー
セル部の半導体基板内の所定の領域にソース領域および
ドレイン領域を形成する工程と、周辺回路部の半導体基
板上の所定の領域に周辺回路部用素子分離絶縁膜を形成
するとともにメモリーセル部の半導体基板上の所定の領
域に周辺回路部用素子分離絶縁膜よりも膜厚の薄いメモ
リーセル部用素子分離絶縁膜を形成する素子分離絶縁膜
形成工程と、メモリーセル部用素子分離絶縁膜によって
分離された半導体基板上の所定の領域に設けられる第１
の絶縁膜と、第１の絶縁膜上からメモリーセル部用素子
分離絶縁膜の端部上に渡って設けられる浮遊ゲート電極
と、浮遊ゲート電極上に設けられる第２の絶縁膜と、第
２の絶縁膜上に設けられる制御ゲート電極と、制御ゲー
ト電極の表面を覆う第１の層間絶縁膜と、浮遊ゲート電
極の側壁に設けられるトンネリング絶縁膜と、メモリー
セル部用素子分離絶縁膜上に設けられて浮遊ゲート電極
の側壁とトンネリング絶縁膜を介して接するとともに制
御ゲート電極と第１の層間絶縁膜を介して接する消去ゲ
ート電極とからなるメモリーセル部の主要部を形成する
工程とを含むことを特徴とする。
絶縁膜よりもメモリーセル部用素子分離絶縁膜の膜厚を
薄くしたことにより、メモリーセル部の総膜厚を低減
し、メモリーセル部と周辺回路部との高低差を低減する
ことができる。請求項２記載の半導体記憶装置の製造方
法は、半導体基板にメモリーセル部および周辺回路部を
形成する半導体記憶装置の製造方法であって、メモリー
セル部の半導体基板内の所定の領域にソース領域および
ドレイン領域を形成する工程と、周辺回路部の半導体基
板上の所定の領域に周辺回路部用素子分離絶縁膜を形成
するとともにメモリーセル部の半導体基板上の所定の領
域に周辺回路部用素子分離絶縁膜よりも膜厚の薄いメモ
リーセル部用素子分離絶縁膜を形成する素子分離絶縁膜
形成工程と、メモリーセル部用素子分離絶縁膜によって
分離された半導体基板上の所定の領域に設けられる第１
の絶縁膜と、第１の絶縁膜上からメモリーセル部用素子
分離絶縁膜の端部上に渡って設けられる浮遊ゲート電極
と、浮遊ゲート電極上に設けられる第２の絶縁膜と、第
２の絶縁膜上に設けられる制御ゲート電極と、制御ゲー
ト電極の表面を覆う第１の層間絶縁膜と、浮遊ゲート電
極の側壁に設けられるトンネリング絶縁膜と、メモリー
セル部用素子分離絶縁膜上に設けられて浮遊ゲート電極
の側壁とトンネリング絶縁膜を介して接するとともに制
御ゲート電極と第１の層間絶縁膜を介して接する消去ゲ
ート電極とからなるメモリーセル部の主要部を形成する
工程とを含むことを特徴とする。
【００１６】この製造方法によれば、周辺回路部用素子
分離絶縁膜よりもメモリーセル部用素子分離絶縁膜の膜
厚を薄く形成することにより、メモリーセル部の総膜厚
を低減し、メモリーセル部と周辺回路部との高低差を低
減することができる。請求項３記載の半導体記憶装置の
製造方法は、請求項２記載の半導体記憶装置の製造方法
において、素子分離絶縁膜形成工程は、周辺回路部およ
びメモリーセル部の半導体基板上に絶縁膜を形成し、絶
縁膜のうちメモリーセル部の絶縁膜をエッチングして膜
厚を薄くした後、周辺回路部およびメモリーセル部の絶
縁膜を所望のパターンにエッチングすることを特徴とす
る。
分離絶縁膜よりもメモリーセル部用素子分離絶縁膜の膜
厚を薄く形成することにより、メモリーセル部の総膜厚
を低減し、メモリーセル部と周辺回路部との高低差を低
減することができる。請求項３記載の半導体記憶装置の
製造方法は、請求項２記載の半導体記憶装置の製造方法
において、素子分離絶縁膜形成工程は、周辺回路部およ
びメモリーセル部の半導体基板上に絶縁膜を形成し、絶
縁膜のうちメモリーセル部の絶縁膜をエッチングして膜
厚を薄くした後、周辺回路部およびメモリーセル部の絶
縁膜を所望のパターンにエッチングすることを特徴とす
る。
【００１７】この方法により、メモリーセル部用素子分
離絶縁膜を周辺回路部用素子分離絶縁膜の膜厚よりも容
易に薄く形成できる。請求項４記載の半導体記憶装置の
製造方法は、請求項２記載の半導体記憶装置の製造方法
において、素子分離絶縁膜形成工程は、周辺回路部およ
びメモリーセル部の半導体基板上に絶縁膜を形成し、絶
縁膜を所望のパターンにエッチングした後、メモリーセ
ル部の絶縁膜をエッチングして膜厚を薄くすることを特
徴とする。
離絶縁膜を周辺回路部用素子分離絶縁膜の膜厚よりも容
易に薄く形成できる。請求項４記載の半導体記憶装置の
製造方法は、請求項２記載の半導体記憶装置の製造方法
において、素子分離絶縁膜形成工程は、周辺回路部およ
びメモリーセル部の半導体基板上に絶縁膜を形成し、絶
縁膜を所望のパターンにエッチングした後、メモリーセ
ル部の絶縁膜をエッチングして膜厚を薄くすることを特
徴とする。
【００１８】この方法により、メモリーセル部用素子分
離絶縁膜を周辺回路部用素子分離絶縁膜の膜厚よりも容
易に薄く形成できる。
離絶縁膜を周辺回路部用素子分離絶縁膜の膜厚よりも容
易に薄く形成できる。
【００１９】
【発明の実施の形態】一般に、フラッシュＥＥＰＲＯＭ
の消去動作時は高電界を要するため、周辺回路部用素子
分離絶縁膜は、隣接する素子と電気的に分離できるよう
なフィールド分離としての耐圧性を保持できる厚い膜厚
を必要とするが、一方、メモリーセル部用素子分離絶縁
膜は、フラッシュＥＥＰＲＯＭの消去動作がメモリーセ
ル一括消去で行うため、隣接するメモリーセルと電気的
に分離する必要がなく、消去動作時の高電界下において
酸化膜破壊を起こさない程度の膜厚で良い。したがっ
て、メモリーセル部用素子分離絶縁膜は、周辺回路部用
素子分離絶縁膜より非常に薄い膜厚にすることが可能で
ある。
の消去動作時は高電界を要するため、周辺回路部用素子
分離絶縁膜は、隣接する素子と電気的に分離できるよう
なフィールド分離としての耐圧性を保持できる厚い膜厚
を必要とするが、一方、メモリーセル部用素子分離絶縁
膜は、フラッシュＥＥＰＲＯＭの消去動作がメモリーセ
ル一括消去で行うため、隣接するメモリーセルと電気的
に分離する必要がなく、消去動作時の高電界下において
酸化膜破壊を起こさない程度の膜厚で良い。したがっ
て、メモリーセル部用素子分離絶縁膜は、周辺回路部用
素子分離絶縁膜より非常に薄い膜厚にすることが可能で
ある。
【００２０】以下、本発明の実施の形態を図面を参照し
ながら説明する。図１は本発明の実施の形態の半導体記
憶装置のメモリーセル部の平面概略図、図２は図１のＣ
−Ｃ’線の断面概略図、図３は図１のＤ−Ｄ’線の断面
概略図であり、図４は本発明の実施の形態の半導体記憶
装置の断面構成図である。なお、図４内のメモリーセル
部は、図１のＤ−Ｄ’線部を示している。
ながら説明する。図１は本発明の実施の形態の半導体記
憶装置のメモリーセル部の平面概略図、図２は図１のＣ
−Ｃ’線の断面概略図、図３は図１のＤ−Ｄ’線の断面
概略図であり、図４は本発明の実施の形態の半導体記憶
装置の断面構成図である。なお、図４内のメモリーセル
部は、図１のＤ−Ｄ’線部を示している。
【００２１】図１から図３に示すように、本実施の形態
の半導体記憶装置は、メモリーセルの所定の領域にソー
ス／ドレイン領域１０１が埋め込まれた半導体基板１０
２と、メモリーセル部用素子分離絶縁膜１０７と、ゲー
ト絶縁膜となる第１の絶縁膜１０８および第２の絶縁膜
１１０と、浮遊ゲート電極１０９と、制御ゲート電極１
１１と、第３の絶縁膜およびサイドウオール絶縁膜１１
３からなる第１の層間絶縁膜１１４と、トンネリング絶
縁膜１１５と、消去ゲート電極１１７とを備えたメモリ
ーセル構造をしており、さらに、図４に示すように、周
辺回路部に、周辺回路部用素子分離絶縁膜１０６と、Ｍ
ＯＳゲート絶縁膜１１６と、ＭＯＳゲート電極１１８
と、周辺回路のソース／ドレイン領域１１９とを備えて
いる。
の半導体記憶装置は、メモリーセルの所定の領域にソー
ス／ドレイン領域１０１が埋め込まれた半導体基板１０
２と、メモリーセル部用素子分離絶縁膜１０７と、ゲー
ト絶縁膜となる第１の絶縁膜１０８および第２の絶縁膜
１１０と、浮遊ゲート電極１０９と、制御ゲート電極１
１１と、第３の絶縁膜およびサイドウオール絶縁膜１１
３からなる第１の層間絶縁膜１１４と、トンネリング絶
縁膜１１５と、消去ゲート電極１１７とを備えたメモリ
ーセル構造をしており、さらに、図４に示すように、周
辺回路部に、周辺回路部用素子分離絶縁膜１０６と、Ｍ
ＯＳゲート絶縁膜１１６と、ＭＯＳゲート電極１１８
と、周辺回路のソース／ドレイン領域１１９とを備えて
いる。
【００２２】本実施の形態の半導体記憶装置における主
要な特徴は、メモリーセル部用素子分離絶縁膜１０７の
膜厚を周辺回路部用素子分離絶縁膜１０６の膜厚よりも
薄くしたことである。この構成は、前述のように、周辺
回路部用素子分離絶縁膜１０６は、フィールド分離とし
ての耐圧性を保持できる厚い膜厚を必要とするが、メモ
リーセル部用素子分離絶縁膜１０７は、フラッシュＥＥ
ＰＲＯＭの消去動作がメモリーセル一括消去で行うた
め、酸化膜破壊を防止する程度の膜厚で良いことから、
動作上問題はない。
要な特徴は、メモリーセル部用素子分離絶縁膜１０７の
膜厚を周辺回路部用素子分離絶縁膜１０６の膜厚よりも
薄くしたことである。この構成は、前述のように、周辺
回路部用素子分離絶縁膜１０６は、フィールド分離とし
ての耐圧性を保持できる厚い膜厚を必要とするが、メモ
リーセル部用素子分離絶縁膜１０７は、フラッシュＥＥ
ＰＲＯＭの消去動作がメモリーセル一括消去で行うた
め、酸化膜破壊を防止する程度の膜厚で良いことから、
動作上問題はない。
【００２３】次に、本発明の実施の形態の半導体記憶装
置の製造方法について、図５から図１４の工程順断面概
略図を用いて説明する。なお、図５から図１４の工程順
断面概略図内のメモリーセル部は、図１のＤ−Ｄ’線部
の位置における断面を示している。まず、図５のよう
に、メモリーセル部の所定の領域にソース／ドレイン領
域１０１（図１，図２参照）を形成した半導体基板１０
２の一主面上に、既知のＣＶＤ技術により絶縁膜１０３
を膜厚５００ｎｍ程度形成した後、フォトレジストを用
いて既知の露光技術により、メモリーセル部のみ開口し
たマスクパターン１０４を形成する。
置の製造方法について、図５から図１４の工程順断面概
略図を用いて説明する。なお、図５から図１４の工程順
断面概略図内のメモリーセル部は、図１のＤ−Ｄ’線部
の位置における断面を示している。まず、図５のよう
に、メモリーセル部の所定の領域にソース／ドレイン領
域１０１（図１，図２参照）を形成した半導体基板１０
２の一主面上に、既知のＣＶＤ技術により絶縁膜１０３
を膜厚５００ｎｍ程度形成した後、フォトレジストを用
いて既知の露光技術により、メモリーセル部のみ開口し
たマスクパターン１０４を形成する。
【００２４】次に、図６のように、既知の異方性ドライ
エッチング技術を用いて、絶縁膜１０３を４００ｎｍ程
度エッチングすることにより、メモリーセル部の絶縁膜
１０３を薄い絶縁膜１０３Ａとし、その後、フォトレジ
ストのマスクパターン１０４を除去する。次に、図７の
ように、フォトレジストを用いて既知の露光技術によ
り、素子分離絶縁膜形成用のマスクパターン１０５を形
成する。
エッチング技術を用いて、絶縁膜１０３を４００ｎｍ程
度エッチングすることにより、メモリーセル部の絶縁膜
１０３を薄い絶縁膜１０３Ａとし、その後、フォトレジ
ストのマスクパターン１０４を除去する。次に、図７の
ように、フォトレジストを用いて既知の露光技術によ
り、素子分離絶縁膜形成用のマスクパターン１０５を形
成する。
【００２５】次に、図８のように、既知の異方性ドライ
エッチング技術を用いて、絶縁膜１０３および薄い絶縁
膜１０３Ａを５００ｎｍ程度エッチングし、周辺回路部
用素子分離絶縁膜１０６とメモリーセル部用素子分離絶
縁膜１０７とを形成し、その後、フォトレジストのマス
クパターン１０５を除去する。次に、周辺回路部用素子
分離絶縁膜１０６とメモリーセル部用素子分離絶縁膜１
０７を形成する時に行った異方性ドライエッチングの半
導体基板１０２の表面へ与えたエッチングダメージを除
去するために、既知の熱酸化技術により絶縁膜を５ｎｍ
程度形成した後、既知のウエットエッチング技術によ
り、Ｂ−ＨＦ（２０：１）溶液を用いて３０秒程度処理
すると、絶縁膜が１０ｎｍ程度除去されることによっ
て、半導体基板１０２の表面へ与えたエッチングダメー
ジを除去することができる。これは、熱酸化処理により
絶縁膜を５ｎｍ程度（酸化処理前の半導体基板１０２表
面からの膜厚）形成する際、酸化処理前の半導体基板１
０２表面から下の部分にも絶縁膜が形成されるため、絶
縁膜の層膜厚は５ｎｍの約２倍となり、Ｂ−ＨＦ溶液を
用いて絶縁膜を１０ｎｍ程度除去することにより、基板
表面のダメージも除去できるものである。
エッチング技術を用いて、絶縁膜１０３および薄い絶縁
膜１０３Ａを５００ｎｍ程度エッチングし、周辺回路部
用素子分離絶縁膜１０６とメモリーセル部用素子分離絶
縁膜１０７とを形成し、その後、フォトレジストのマス
クパターン１０５を除去する。次に、周辺回路部用素子
分離絶縁膜１０６とメモリーセル部用素子分離絶縁膜１
０７を形成する時に行った異方性ドライエッチングの半
導体基板１０２の表面へ与えたエッチングダメージを除
去するために、既知の熱酸化技術により絶縁膜を５ｎｍ
程度形成した後、既知のウエットエッチング技術によ
り、Ｂ−ＨＦ（２０：１）溶液を用いて３０秒程度処理
すると、絶縁膜が１０ｎｍ程度除去されることによっ
て、半導体基板１０２の表面へ与えたエッチングダメー
ジを除去することができる。これは、熱酸化処理により
絶縁膜を５ｎｍ程度（酸化処理前の半導体基板１０２表
面からの膜厚）形成する際、酸化処理前の半導体基板１
０２表面から下の部分にも絶縁膜が形成されるため、絶
縁膜の層膜厚は５ｎｍの約２倍となり、Ｂ−ＨＦ溶液を
用いて絶縁膜を１０ｎｍ程度除去することにより、基板
表面のダメージも除去できるものである。
【００２６】次に、図９のように、既知の熱酸化技術に
より第１の絶縁膜１０８を膜厚３０ｎｍ程度形成した
後、既知のＣＶＤ法により第１の多結晶シリコン膜１０
９Ａを３００ｎｍ程度堆積し、Ｄ−Ｄ’方向（図１）に
長いストライプ状に開口したマスクを用いた既知の異方
性ドライエッチング技術により、第１の多結晶シリコン
膜１０９Ａを３００ｎｍ程度エッチングして、第１の多
結晶シリコン膜１０９ＡをＤ−Ｄ’方向（図１）に長い
ストライプ状にする。次に、既知の熱酸化技術により第
２の絶縁膜１１０を２０ｎｍ程度形成した後、既知のＣ
ＶＤ法により第２の多結晶シリコン膜を３００ｎｍ程度
堆積し、さらに既知のＣＶＤ法により絶縁膜を３００ｎ
ｍ程度堆積する。続いて、マスクを用いた既知の異方性
ドライエッチング技術により、絶縁膜を３００ｎｍ程度
エッチングして第３の絶縁膜１１２を形成し、さらに、
第３の絶縁膜１１２をマスクとして、第２の多結晶シリ
コン膜を３００ｎｍ程度エッチングすることによって制
御ゲート電極１１１を形成する。
より第１の絶縁膜１０８を膜厚３０ｎｍ程度形成した
後、既知のＣＶＤ法により第１の多結晶シリコン膜１０
９Ａを３００ｎｍ程度堆積し、Ｄ−Ｄ’方向（図１）に
長いストライプ状に開口したマスクを用いた既知の異方
性ドライエッチング技術により、第１の多結晶シリコン
膜１０９Ａを３００ｎｍ程度エッチングして、第１の多
結晶シリコン膜１０９ＡをＤ−Ｄ’方向（図１）に長い
ストライプ状にする。次に、既知の熱酸化技術により第
２の絶縁膜１１０を２０ｎｍ程度形成した後、既知のＣ
ＶＤ法により第２の多結晶シリコン膜を３００ｎｍ程度
堆積し、さらに既知のＣＶＤ法により絶縁膜を３００ｎ
ｍ程度堆積する。続いて、マスクを用いた既知の異方性
ドライエッチング技術により、絶縁膜を３００ｎｍ程度
エッチングして第３の絶縁膜１１２を形成し、さらに、
第３の絶縁膜１１２をマスクとして、第２の多結晶シリ
コン膜を３００ｎｍ程度エッチングすることによって制
御ゲート電極１１１を形成する。
【００２７】次に、図１０のように、既知のＣＶＤ法に
より絶縁膜を２００ｎｍ程度堆積した後、既知のサイド
ウォール技術によりサイドウオール絶縁膜１１３を形成
する。ここで、第３の絶縁膜１１２とサイドウオール絶
縁膜１１３を併せて第１の層間絶縁膜１１４と呼ぶ。次
に、図１１のように、第１の層間絶縁膜１１４をマスク
として既知の異方性ドライエッチング技術により第１の
多結晶シリコン膜１０９Ａを３００ｎｍ程度エッチング
すると、浮遊ゲート電極１０９が形成される。
より絶縁膜を２００ｎｍ程度堆積した後、既知のサイド
ウォール技術によりサイドウオール絶縁膜１１３を形成
する。ここで、第３の絶縁膜１１２とサイドウオール絶
縁膜１１３を併せて第１の層間絶縁膜１１４と呼ぶ。次
に、図１１のように、第１の層間絶縁膜１１４をマスク
として既知の異方性ドライエッチング技術により第１の
多結晶シリコン膜１０９Ａを３００ｎｍ程度エッチング
すると、浮遊ゲート電極１０９が形成される。
【００２８】次に、図１２のように、既知の熱酸化技術
によって浮遊ゲート電極１０９の側壁の一部にトンネリ
ング絶縁膜１１５を、周辺回路部にＭＯＳゲート絶縁膜
１１６を膜厚２０ｎｍ程度で形成した後、既知のＣＶＤ
法により、第３の多結晶シリコン膜を３００ｎｍ程度堆
積し、マスクを用いた既知の異方性ドライエッチング技
術により、第３の多結晶シリコン膜を３００ｎｍ程度エ
ッチングすることによって、メモリーセル部には消去ゲ
ート電極１１７を、周辺回路部にはＭＯＳゲート電極１
１８を形成する。続いて、周辺回路部の所定のソース／
ドレイン領域を開口したマスクを用いて、砒素イオンを
加速電圧４０ｋｅＶ、ドーズ量６×１０ 15／ｃｍ2 程度
注入することにより、周辺回路のソース／ドレイン領域
１１９が形成される。ここまでで、図４にも示される半
導体記憶装置のメモリーセルと周辺トランジスタを形成
できた。
によって浮遊ゲート電極１０９の側壁の一部にトンネリ
ング絶縁膜１１５を、周辺回路部にＭＯＳゲート絶縁膜
１１６を膜厚２０ｎｍ程度で形成した後、既知のＣＶＤ
法により、第３の多結晶シリコン膜を３００ｎｍ程度堆
積し、マスクを用いた既知の異方性ドライエッチング技
術により、第３の多結晶シリコン膜を３００ｎｍ程度エ
ッチングすることによって、メモリーセル部には消去ゲ
ート電極１１７を、周辺回路部にはＭＯＳゲート電極１
１８を形成する。続いて、周辺回路部の所定のソース／
ドレイン領域を開口したマスクを用いて、砒素イオンを
加速電圧４０ｋｅＶ、ドーズ量６×１０ 15／ｃｍ2 程度
注入することにより、周辺回路のソース／ドレイン領域
１１９が形成される。ここまでで、図４にも示される半
導体記憶装置のメモリーセルと周辺トランジスタを形成
できた。
【００２９】続いて配線工程を行う際、図１３のよう
に、既知の常圧ＣＶＤ技術により第２の層間絶縁膜１２
０を２０００ｎｍ程度堆積し、温度９００℃、窒素雰囲
気中で６０分程度アニール処理すると、図１４のよう
に、平坦化された層間絶縁膜１２１を形成することがで
きる。この平坦化された層間絶縁膜１２１上に配線パタ
ーンを形成することになる。
に、既知の常圧ＣＶＤ技術により第２の層間絶縁膜１２
０を２０００ｎｍ程度堆積し、温度９００℃、窒素雰囲
気中で６０分程度アニール処理すると、図１４のよう
に、平坦化された層間絶縁膜１２１を形成することがで
きる。この平坦化された層間絶縁膜１２１上に配線パタ
ーンを形成することになる。
【００３０】以上のように本実施の形態によれば、メモ
リーセル部用素子分離絶縁膜１０７は、従来の製造方法
による素子分離絶縁膜５と比べ、５００ｎｍから１００
ｎｍへと約８０％低減することが可能となり、メモリー
セル総膜厚ＡＡ（図１２）は、従来の製造方法によるメ
モリーセル総膜厚Ａ（図２１）と比べ約２５％低減する
ことができた。このように、メモリーセル部用素子分離
絶縁膜１０７の膜厚を周辺回路部用素子分離絶縁膜１０
６の膜厚よりも薄くすることにより、メモリーセル総膜
厚ＡＡを低減し、メモリーセル部と周辺回路部との高低
差（ＡＡ−ＢＢ）を低減することができる。そのため、
後の配線工程において段差緩和用マスクを用いることな
く、平坦化された層間絶縁膜１２１を形成することがで
き、その上に形成すべき配線の下地段差緩和を図ること
ができる。したがって、従来の下地段差の平坦化を図る
ための段差緩和用のマスク工程を削減することができ
る。
リーセル部用素子分離絶縁膜１０７は、従来の製造方法
による素子分離絶縁膜５と比べ、５００ｎｍから１００
ｎｍへと約８０％低減することが可能となり、メモリー
セル総膜厚ＡＡ（図１２）は、従来の製造方法によるメ
モリーセル総膜厚Ａ（図２１）と比べ約２５％低減する
ことができた。このように、メモリーセル部用素子分離
絶縁膜１０７の膜厚を周辺回路部用素子分離絶縁膜１０
６の膜厚よりも薄くすることにより、メモリーセル総膜
厚ＡＡを低減し、メモリーセル部と周辺回路部との高低
差（ＡＡ−ＢＢ）を低減することができる。そのため、
後の配線工程において段差緩和用マスクを用いることな
く、平坦化された層間絶縁膜１２１を形成することがで
き、その上に形成すべき配線の下地段差緩和を図ること
ができる。したがって、従来の下地段差の平坦化を図る
ための段差緩和用のマスク工程を削減することができ
る。
【００３１】また、メモリーセル部のメモリーセル部用
素子分離絶縁膜１０７は、前述のように従来の製造方法
と比べ約８０％低減することができるので、メモリーセ
ル部用素子分離絶縁膜１０７の上の形成する浮遊ゲート
電極１０９の膜厚も最大７５％程度低減することができ
る。なぜなら、浮遊ゲート電極１０９の膜厚は、そのパ
ターン形成を正確にするために、エッチング前の多結晶
シリコン膜が素子分離絶縁膜間に埋め込まれる程度の膜
厚を要するため、下地の素子分離絶縁膜厚に大きく依存
するからである。したがって、メモリーセル部用素子分
離絶縁膜１０７の膜厚を従来の約２０％とし、浮遊ゲー
ト電極１０９の膜厚を従来の約２５％とすることによ
り、メモリーセル総膜厚ＡＡは、従来のメモリーセル総
膜厚Ａと比べ最大４０％程度低減することができた。さ
らに、下層の段差が緩和されると、その上に形成する制
御ゲート電極１１１および消去ゲート電極１１７の膜厚
も低減でき、かつそのパターン形成も容易に行うことが
できる。
素子分離絶縁膜１０７は、前述のように従来の製造方法
と比べ約８０％低減することができるので、メモリーセ
ル部用素子分離絶縁膜１０７の上の形成する浮遊ゲート
電極１０９の膜厚も最大７５％程度低減することができ
る。なぜなら、浮遊ゲート電極１０９の膜厚は、そのパ
ターン形成を正確にするために、エッチング前の多結晶
シリコン膜が素子分離絶縁膜間に埋め込まれる程度の膜
厚を要するため、下地の素子分離絶縁膜厚に大きく依存
するからである。したがって、メモリーセル部用素子分
離絶縁膜１０７の膜厚を従来の約２０％とし、浮遊ゲー
ト電極１０９の膜厚を従来の約２５％とすることによ
り、メモリーセル総膜厚ＡＡは、従来のメモリーセル総
膜厚Ａと比べ最大４０％程度低減することができた。さ
らに、下層の段差が緩和されると、その上に形成する制
御ゲート電極１１１および消去ゲート電極１１７の膜厚
も低減でき、かつそのパターン形成も容易に行うことが
できる。
【００３２】すなわち、本実施の形態によれば、メモリ
ーセル部用素子分離絶縁膜１０７の膜厚を周辺回路部用
素子分離絶縁膜１０６の膜厚よりも薄くすることによ
り、メモリーセル総膜厚ＡＡを低減できるだけでなく、
浮遊ゲート電極１０９の膜厚、さらには制御ゲート電極
１１１，消去ゲート電極１１７の膜厚を低減してメモリ
ーセル総膜厚ＡＡをより低減することが可能となり、メ
モリーセル部と周辺回路部との高低差（ＡＡ−ＢＢ）を
さらに低減することができる。
ーセル部用素子分離絶縁膜１０７の膜厚を周辺回路部用
素子分離絶縁膜１０６の膜厚よりも薄くすることによ
り、メモリーセル総膜厚ＡＡを低減できるだけでなく、
浮遊ゲート電極１０９の膜厚、さらには制御ゲート電極
１１１，消去ゲート電極１１７の膜厚を低減してメモリ
ーセル総膜厚ＡＡをより低減することが可能となり、メ
モリーセル部と周辺回路部との高低差（ＡＡ−ＢＢ）を
さらに低減することができる。
【００３３】なお、上記実施の形態では、メモリーセル
部用素子分離絶縁膜１０７を形成する際、絶縁膜１０３
をマスクパターン１０４を用いてメモリーセル部のみエ
ッチングして膜厚を薄くした後、マスクパターン１０５
を用いてエッチングすることにより周辺回路部用素子分
離絶縁膜１０６と同時にパターン形成したが、まず、マ
スクパターン１０５を用いてエッチングすることにより
周辺回路部用素子分離絶縁膜１０６を形成した後、マス
クパターン１０４を用いてメモリーセル部のみエッチン
グすることによりメモリーセル部用素子分離絶縁膜１０
７を形成してもよい。
部用素子分離絶縁膜１０７を形成する際、絶縁膜１０３
をマスクパターン１０４を用いてメモリーセル部のみエ
ッチングして膜厚を薄くした後、マスクパターン１０５
を用いてエッチングすることにより周辺回路部用素子分
離絶縁膜１０６と同時にパターン形成したが、まず、マ
スクパターン１０５を用いてエッチングすることにより
周辺回路部用素子分離絶縁膜１０６を形成した後、マス
クパターン１０４を用いてメモリーセル部のみエッチン
グすることによりメモリーセル部用素子分離絶縁膜１０
７を形成してもよい。
【００３４】また、周辺回路部用素子分離絶縁膜１０６
およびメモリーセル部用素子分離絶縁膜１０７は、ＣＶ
Ｄ法により形成したが、熱酸化法等の他の形成方法や材
料を用いてもよく、膜厚も特に限ることはなく、また、
周辺回路やメモリーセルの仕様、あるいはプロセス条件
によって、２種類以上の膜厚を用いてもよい。また、第
１の絶縁膜１０８および第２の絶縁膜１１０は、熱酸化
法により形成したが、ＣＶＤ法等の他の形成方法や材料
を用いてもよく、膜厚も特に限ることはなく、第３の絶
縁膜１１２は、ＣＶＤ法により形成したが、熱酸化法等
の他の形成方法や材料を用いてもよく、膜厚も特に限る
ことはない。
およびメモリーセル部用素子分離絶縁膜１０７は、ＣＶ
Ｄ法により形成したが、熱酸化法等の他の形成方法や材
料を用いてもよく、膜厚も特に限ることはなく、また、
周辺回路やメモリーセルの仕様、あるいはプロセス条件
によって、２種類以上の膜厚を用いてもよい。また、第
１の絶縁膜１０８および第２の絶縁膜１１０は、熱酸化
法により形成したが、ＣＶＤ法等の他の形成方法や材料
を用いてもよく、膜厚も特に限ることはなく、第３の絶
縁膜１１２は、ＣＶＤ法により形成したが、熱酸化法等
の他の形成方法や材料を用いてもよく、膜厚も特に限る
ことはない。
【００３５】また、浮遊ゲート電極１０９、制御ゲート
電極１１１、消去ゲート電極１１７の膜厚も特に限るこ
とはなく、材料も多結晶シリコン膜以外にチタンシリサ
イド膜などの導電膜を用いてもよい。また、周辺回路部
用素子分離絶縁膜１０６とメモリーセル部用素子分離絶
縁膜１０７を形成する時に行った異方性ドライエッチン
グの半導体基板１０２の表面へ与えたエッチングダメー
ジを除去する方法として、本実施の形態では、既知の熱
酸化技術により絶縁膜を５ｎｍ程度形成した後、既知の
ウエットエッチング技術により、Ｂ−ＨＦ（２０：１）
溶液を用いて３０秒程度処理したが、エッチングダメー
ジを除去できればどんな方法でもよく、その酸化方法、
絶縁膜厚、エッチング方法、エッチング溶液、エッチン
グ時間など特に限ることはなく、例えば、ＲＣＡ溶液な
どの他のエッチング溶液を用いてもよい。
電極１１１、消去ゲート電極１１７の膜厚も特に限るこ
とはなく、材料も多結晶シリコン膜以外にチタンシリサ
イド膜などの導電膜を用いてもよい。また、周辺回路部
用素子分離絶縁膜１０６とメモリーセル部用素子分離絶
縁膜１０７を形成する時に行った異方性ドライエッチン
グの半導体基板１０２の表面へ与えたエッチングダメー
ジを除去する方法として、本実施の形態では、既知の熱
酸化技術により絶縁膜を５ｎｍ程度形成した後、既知の
ウエットエッチング技術により、Ｂ−ＨＦ（２０：１）
溶液を用いて３０秒程度処理したが、エッチングダメー
ジを除去できればどんな方法でもよく、その酸化方法、
絶縁膜厚、エッチング方法、エッチング溶液、エッチン
グ時間など特に限ることはなく、例えば、ＲＣＡ溶液な
どの他のエッチング溶液を用いてもよい。
【００３６】さらに、周辺回路として、本実施の形態で
は、Ｎチャネルトランジスタを形成したが、Ｐチャネル
トランジスタを形成してもよい。したがって、周辺回路
のソース／ドレイン領域１１９は、Ｐ型領域、Ｎ型領域
のどちらでもよく、それを形成するための加速電圧およ
び不純物濃度も特に限ることはなく、例えば、ボロンイ
オンを加速電圧５ｋｅＶ、ドーズ量１×１０14／ｃｍ2
程度等でもよい。
は、Ｎチャネルトランジスタを形成したが、Ｐチャネル
トランジスタを形成してもよい。したがって、周辺回路
のソース／ドレイン領域１１９は、Ｐ型領域、Ｎ型領域
のどちらでもよく、それを形成するための加速電圧およ
び不純物濃度も特に限ることはなく、例えば、ボロンイ
オンを加速電圧５ｋｅＶ、ドーズ量１×１０14／ｃｍ2
程度等でもよい。
【００３７】また、第２の層間絶縁膜１２０の膜厚およ
びアニール処理の温度や時間も特に限ることはない。
びアニール処理の温度や時間も特に限ることはない。
【００３８】
【発明の効果】以上のように本発明によれば、周辺回路
部用素子分離絶縁膜よりもメモリーセル部用素子分離絶
縁膜の膜厚を薄くすることにより、また、それにより浮
遊ゲート電極，制御ゲート電極および消去ゲート電極の
膜厚を薄くすることも可能となり、メモリーセル部の総
膜厚を低減し、メモリーセル部と周辺回路部との高低差
を低減することができる。このように、メモリーセル部
と周辺回路部との高低差を低減できるため、後の配線工
程において段差緩和用マスクを用いることなく下地段差
緩和を図ることができる。
部用素子分離絶縁膜よりもメモリーセル部用素子分離絶
縁膜の膜厚を薄くすることにより、また、それにより浮
遊ゲート電極，制御ゲート電極および消去ゲート電極の
膜厚を薄くすることも可能となり、メモリーセル部の総
膜厚を低減し、メモリーセル部と周辺回路部との高低差
を低減することができる。このように、メモリーセル部
と周辺回路部との高低差を低減できるため、後の配線工
程において段差緩和用マスクを用いることなく下地段差
緩和を図ることができる。
【図１】本発明の実施の形態の半導体記憶装置のメモリ
ーセル部の平面概略図。
ーセル部の平面概略図。
【図２】図１のＣ−Ｃ’線の断面概略図。
【図３】図１のＤ−Ｄ’線の断面概略図。
【図４】本発明の実施の形態の半導体記憶装置の断面構
成図。
成図。
【図５】本発明の実施の形態の半導体記憶装置の製造方
法を示す工程順断面概略図。
法を示す工程順断面概略図。
【図６】本発明の実施の形態の半導体記憶装置の製造方
法を示す工程順断面概略図。
法を示す工程順断面概略図。
【図７】本発明の実施の形態の半導体記憶装置の製造方
法を示す工程順断面概略図。
法を示す工程順断面概略図。
【図８】本発明の実施の形態の半導体記憶装置の製造方
法を示す工程順断面概略図。
法を示す工程順断面概略図。
【図９】本発明の実施の形態の半導体記憶装置の製造方
法を示す工程順断面概略図。
法を示す工程順断面概略図。
【図１０】本発明の実施の形態の半導体記憶装置の製造
方法を示す工程順断面概略図。
方法を示す工程順断面概略図。
【図１１】本発明の実施の形態の半導体記憶装置の製造
方法を示す工程順断面概略図。
方法を示す工程順断面概略図。
【図１２】本発明の実施の形態の半導体記憶装置の製造
方法を示す工程順断面概略図。
方法を示す工程順断面概略図。
【図１３】本発明の実施の形態の半導体記憶装置の製造
方法を示す工程順断面概略図。
方法を示す工程順断面概略図。
【図１４】本発明の実施の形態の半導体記憶装置の製造
方法を示す工程順断面概略図。
方法を示す工程順断面概略図。
【図１５】従来の半導体記憶装置のメモリーセル部の平
面概略図。
面概略図。
【図１６】図１５のＡ−Ａ’線の断面概略図。
【図１７】図１５のＢ−Ｂ’線の断面概略図。
【図１８】従来の半導体記憶装置の製造方法を示す工程
順断面概略図。
順断面概略図。
【図１９】従来の半導体記憶装置の製造方法を示す工程
順断面概略図。
順断面概略図。
【図２０】従来の半導体記憶装置の製造方法を示す工程
順断面概略図。
順断面概略図。
【図２１】従来の半導体記憶装置の製造方法を示す工程
順断面概略図。
順断面概略図。
【図２２】従来の半導体記憶装置の製造方法を示す工程
順断面概略図。
順断面概略図。
【図２３】従来の半導体記憶装置の製造方法を示す工程
順断面概略図。
順断面概略図。
１０１ メモリーセルのソース／ドレイン領域 １０２ 半導体基板 １０３ 絶縁膜 １０３Ａ 絶縁膜 １０４ フォトレジストを用いたマスクパターン １０５ フォトレジストを用いたマスクパターン １０６ 周辺回路部用素子分離絶縁膜 １０７ メモリーセル部用素子分離絶縁膜 １０８ 第１の絶縁膜 １０９ 浮遊ゲート電極 １０９Ａ 第１の多結晶シリコン膜 １１０ 第２の絶縁膜 １１１ 制御ゲート電極 １１２ 第３の絶縁膜 １１３ サイドウオール絶縁膜 １１４ 第１の層間絶縁膜 １１５ トンネリング絶縁膜 １１６ ＭＯＳゲート絶縁膜 １１７ 消去ゲート電極 １１８ ＭＯＳゲート電極 １１９ 周辺回路のソース／ドレイン領域 １２０ 第２の層間絶縁膜 １２１ 平坦化された層間絶縁膜
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (4)
- 【請求項１】 半導体基板にメモリーセル部および周辺
回路部を備えた半導体記憶装置であって、 前記メモリーセル部の半導体基板内の所定の領域に形成
したソース領域およびドレイン領域と、 前記周辺回路部の半導体基板上の所定の領域に形成した
周辺回路部用素子分離絶縁膜と、 前記メモリーセル部の半導体基板上の所定の領域に前記
周辺回路部用素子分離絶縁膜よりも膜厚を薄く形成した
メモリーセル部用素子分離絶縁膜と、 前記メモリーセル部用素子分離絶縁膜によって分離され
た前記半導体基板上の所定の領域に形成した第１の絶縁
膜と、 前記第１の絶縁膜上から前記メモリーセル部用素子分離
絶縁膜の端部上に渡って形成した浮遊ゲート電極と、 前記浮遊ゲート電極上に第２の絶縁膜を介して形成した
制御ゲート電極と、 前記メモリーセル部用素子分離絶縁膜上に形成され、前
記浮遊ゲート電極の側壁とトンネリング絶縁膜を介して
接するとともに前記制御ゲート電極と第１の層間絶縁膜
を介して接する消去ゲート電極とを設けたことを特徴と
する半導体記憶装置。 - 【請求項２】 半導体基板にメモリーセル部および周辺
回路部を形成する半導体記憶装置の製造方法であって、 前記メモリーセル部の半導体基板内の所定の領域にソー
ス領域およびドレイン領域を形成する工程と、 前記周辺回路部の半導体基板上の所定の領域に周辺回路
部用素子分離絶縁膜を形成するとともに前記メモリーセ
ル部の半導体基板上の所定の領域に前記周辺回路部用素
子分離絶縁膜よりも膜厚の薄いメモリーセル部用素子分
離絶縁膜を形成する素子分離絶縁膜形成工程と、 前記メモリーセル部用素子分離絶縁膜によって分離され
た前記半導体基板上の所定の領域に設けられる第１の絶
縁膜と、前記第１の絶縁膜上から前記メモリーセル部用
素子分離絶縁膜の端部上に渡って設けられる浮遊ゲート
電極と、前記浮遊ゲート電極上に設けられる第２の絶縁
膜と、前記第２の絶縁膜上に設けられる制御ゲート電極
と、前記制御ゲート電極の表面を覆う第１の層間絶縁膜
と、前記浮遊ゲート電極の側壁に設けられるトンネリン
グ絶縁膜と、前記メモリーセル部用素子分離絶縁膜上に
設けられて前記浮遊ゲート電極の側壁と前記トンネリン
グ絶縁膜を介して接するとともに前記制御ゲート電極と
前記第１の層間絶縁膜を介して接する消去ゲート電極と
からなる前記メモリーセル部の主要部を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。 - 【請求項３】 素子分離絶縁膜形成工程は、 周辺回路部およびメモリーセル部の半導体基板上に絶縁
膜を形成し、前記絶縁膜のうちメモリーセル部の絶縁膜
をエッチングして膜厚を薄くした後、前記周辺回路部お
よびメモリーセル部の絶縁膜を所望のパターンにエッチ
ングすることを特徴とする請求項２記載の半導体記憶装
置の製造方法。 - 【請求項４】 素子分離絶縁膜形成工程は、 周辺回路部およびメモリーセル部の半導体基板上に絶縁
膜を形成し、前記絶縁膜を所望のパターンにエッチング
した後、前記メモリーセル部の前記絶縁膜をエッチング
して膜厚を薄くすることを特徴とする請求項２記載の半
導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16205498A JPH11354759A (ja) | 1998-06-10 | 1998-06-10 | 半導体記憶装置およびその製造方法 |
| US09/256,072 US6320217B1 (en) | 1998-06-10 | 1999-02-24 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16205498A JPH11354759A (ja) | 1998-06-10 | 1998-06-10 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11354759A true JPH11354759A (ja) | 1999-12-24 |
Family
ID=15747229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16205498A Pending JPH11354759A (ja) | 1998-06-10 | 1998-06-10 | 半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6320217B1 (ja) |
| JP (1) | JPH11354759A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022511013A (ja) * | 2018-12-03 | 2022-01-28 | シリコン ストーリッジ テクノロージー インコーポレイテッド | 浮遊ゲート、結合ゲート、及び消去ゲートを有するメモリセル、並びにその製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8809179B2 (en) * | 2006-04-13 | 2014-08-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for reducing topography of non-volatile memory and resulting memory cells |
| US10943996B2 (en) * | 2016-11-29 | 2021-03-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing semiconductor device including non-volatile memories and logic devices |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4675982A (en) * | 1985-10-31 | 1987-06-30 | International Business Machines Corporation | Method of making self-aligned recessed oxide isolation regions |
| JP2780715B2 (ja) | 1988-03-04 | 1998-07-30 | ソニー株式会社 | 半導体装置の製造方法 |
| JP3293893B2 (ja) * | 1991-12-09 | 2002-06-17 | 株式会社東芝 | 半導体不揮発性記憶装置の製造方法 |
| US5942780A (en) * | 1996-08-09 | 1999-08-24 | Advanced Micro Devices, Inc. | Integrated circuit having, and process providing, different oxide layer thicknesses on a substrate |
-
1998
- 1998-06-10 JP JP16205498A patent/JPH11354759A/ja active Pending
-
1999
- 1999-02-24 US US09/256,072 patent/US6320217B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022511013A (ja) * | 2018-12-03 | 2022-01-28 | シリコン ストーリッジ テクノロージー インコーポレイテッド | 浮遊ゲート、結合ゲート、及び消去ゲートを有するメモリセル、並びにその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6320217B1 (en) | 2001-11-20 |
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