KR20010041025A - 반도체 장치를 제조하는 방법 - Google Patents
반도체 장치를 제조하는 방법 Download PDFInfo
- Publication number
- KR20010041025A KR20010041025A KR1020007009057A KR20007009057A KR20010041025A KR 20010041025 A KR20010041025 A KR 20010041025A KR 1020007009057 A KR1020007009057 A KR 1020007009057A KR 20007009057 A KR20007009057 A KR 20007009057A KR 20010041025 A KR20010041025 A KR 20010041025A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- gate
- dielectric
- transistor
- active region
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 238000007667 floating Methods 0.000 claims abstract description 50
- 238000000034 method Methods 0.000 claims abstract description 48
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 32
- 239000010703 silicon Substances 0.000 claims abstract description 32
- 230000008569 process Effects 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 claims abstract description 17
- 230000005669 field effect Effects 0.000 claims abstract description 12
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 21
- 239000003989 dielectric material Substances 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 7
- 238000005498 polishing Methods 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 5
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 239000003795 chemical substances by application Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 116
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 239000000203 mixture Substances 0.000 description 7
- 238000000137 annealing Methods 0.000 description 6
- 238000005457 optimization Methods 0.000 description 6
- 238000002513 implantation Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000001179 sorption measurement Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000002411 adverse Effects 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 150000002736 metal compounds Chemical class 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- ABLZXFCXXLZCGV-UHFFFAOYSA-N Phosphorous acid Chemical compound OP(O)=O ABLZXFCXXLZCGV-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NUKYRBMYNRDNTE-UHFFFAOYSA-N [Ag].[Si]=O Chemical compound [Ag].[Si]=O NUKYRBMYNRDNTE-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 231100000518 lethal Toxicity 0.000 description 1
- 230000001665 lethal effect Effects 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 150000003460 sulfonic acids Chemical class 0.000 description 1
- -1 that is Inorganic materials 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/46—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with an inter-gate dielectric layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
반도체 본체의 표면에 전계 효과 트랜지스터와 비휘발성 메모리 소자를 포함하는 장치를 제조하는 방법에서, 제 1 도전 타입의 제 1 및 2 활성 영역(4,5)은 트랜지스터와 메모리 소자에 대하여 각기 반도체 몸체의 표면에서 규정된다. 상기 반도체 몸체의 상기 표면은 연속적으로 위 트랜지스터의 희생 게이트 유전체와 위 메모리 소자의 플로팅 게이트 유전체(13)를 제공하는 제 1 절연층으로 덮여지며, 제 1 절연층은 다음에 상기 트랜지스터의 희생 게이트와 상기 메모리 소자의 플로팅 게이트 실리콘 함유층에 의해서 덮여진다. 상기 희생 게이트와 상기 플로팅게이트의 형성후에, 상기 트랜지스터와 상기 메모리 소자에는 제 2의 도전형 형태의 소스와 드레인 영역이 제공된다. 다음 단계에서, 유전층(18)이 도포되며, 위 제 1 및 2 활성 영역(4,5)에서의 실리콘 함유층이 노출될때까지 물질 제거 처리에 의해서 두께의 적어도 일부분에 대하여 제거되며, 그 후에 상기 제 1 활성 영역(4)에서의 상기 실리콘 함유층과 상기 제 1 절연층이 제거되며, 이로 인하여 유전층(18)에 리세스가 형성된다. 이어서 메모리 소자의 게이트간 유전체를 제공하는 상기 제 2 활성 영역(5)에 제 2 절연층이 도포되며, 상기 트랜지스터의 게이트 유전체(23)를 제공하는 제 1 활성 영역(4)에 제 3 절연층이 도포된다. 상기 게이트 유전체(23)와 상기 게이트간 유전체(24)의 형성후에, 상기 제 1 활성 영역(4)에서 위 트랜지스터의 게이트(26)로서, 제 2 활성 영역(5)에서 상기 메모리 소자의 제어 게이트(27)로서 성형되는 도전층이 도포된다.
Description
본 발명은 게이트 유전체에 의해서 반도체 몸체로부터 절연된 게이트를 가지는 전계효과 트랜지스터와, 플로팅 게이트 유전체에 의해서 반도체 몸체로부터 절연되어있고 게이트간 유전체에 의해서 제어 게이트로부터 절연되어있는 플로팅 게이트와 제어 게이트를 가진 비휘발성 메모리 소자가 제공되는 반도체 몸체를 구성하는 반도체 장치를 제조하는 방법에 관한 것이며, 이 방법에 의해서 제 1 및 2의 표면에 인접한 제 1 도전 타입의 제 1 및 2 활성 영역이 트랜지스터와 메모리 소자에 대하여 각기 반도체 몸체내에 규정되어 있고 표면이 메모리 소자의 플로팅 게이트 유전체를 제공하는 제 1 절연층으로 덮여있고 상기 제 1 절연층 위에 메모리 소자의 플로팅 게이트를 제공하는 실리콘 함유층이 도포되어있으며, 다음에 메모리 소자의 제 2 도전 타입의 소스와 드레인 영역이 반도체 몸체에 제공되고 메모리 소자의 게이트간(inter-gate) 유전체를 제공하기 위해 상기 제 2 절연층이 제 2 활성 영역에 도포되어 있으며, 상기 제 2 절연층 위에 메모리 소자의 제어 게이트를 제공하는 도전층이 도포되어 있다.
위 단락에서 언급된 종류의 반도체 장치 제조 방법은 US-A-5,340,764로부터 알려져 있다. 알려진 방법에서 제 1의 일련의 단계는 수행되어서 두개의 적층된 다결정 실리콘(이후에 줄여서 폴리라고 부른다.)층을 구성하는 비휘발성 메모리 소자를 제조하는데 여기서 상기 두 폴리 층은 게이트간 유전체에 의해서 서로 분리되고 플로팅 게이트 산화물에 의해서 반도체 몸체로부터 서로 절연되어있다. 비휘발성 메모리 소자의 형성후에 제 2의 일련의 단계가 수행되어서 전계효과 트랜지스터를 제조한다. 이 목적을 위해 비교적 얇은 게이트 산화층이 도포되는데, 이것은 전계효과 트랜지스터의 게이트를 제공하는 부가적인 폴리층으로 덮혀있다. 이 폴리층의 패터닝(patterning) 후에 전계효과 트랜지스터에는 게이트를 인접한 산화물 필드 절연 영역과 함께 마스크로서 이용하여 자기 정렬 주입에 의하여 소스와 드레인 영역이 제공된다.
통상적으로 자기 정렬 주입은 원자의 반도체 몸체로의 실제 주입과 이에 후속하는 어닐링 혹은 소위 드라이브 인(drive-in) 단계로 이루어지는데, 이러한 어닐링은 주입된 원자를 활성화하고 반도체 몸체의 격자에 야기된 손상을 바로잡기 위하여 종종 1000℃의 온도에서 실행된다.
알려진 방법의 불이익은 게이트와 트랜지스터의 게이트 유전체뿐만 아니라 제어 게이트와 메모리 소자의 게이트간 유전체가 트랜지스터의 소스와 드레인 영역의 자기 정렬 주입에 앞서 도포되므로 실제 주입후에 고온의 어닐링에 민감하다는 점이다. 결과적으로 게이트 유전체와 게이트간 유전체뿐만 아니라 게이트와 제어 게이트를 위한 공정 부합 재료(process compatible materials)의 선택에 심각한 제한이 부과된다. 알려진 기법의 부가된 불이익은 비휘발성 메모리 소자와 전계효과 트랜지스터에 대한 개별적인 장치 최적화를 얻기 위해서 다소 복잡한 순차적 특성을 가진다는 것이다.
본 발명의 목적은 통상적인 CMOS 공정 과정에 로직 장치와 비휘발성 장치에 대한 공정 부합 재료의 사용에 관하여 유연성을 증가시키고 로직 장치 특성과 비휘발성 장치 특성에 대한 개별적인 최적화가 공정 시퀀스의 복잡도를 실질적으로 증가시킴이 없이 가능하도록 하는 서두에서 언급한 종류의 반도체 장치 제조 방법을 제공하는 것이다.
본 발명에 따르면 이 목적은 플로팅 게이트와 메모리 소자의 플로팅 게이트 유전체의 형성과 함께 트랜지스터의 제 1 활성 영역은 희생 게이트와 희생 게이트 유전체에 각각 제공되고 그 후에 메모리 소자의 소스와 드레인 영역에 트랜지스터의 제 2 도전 타입의 소스와 드레인 영역이 제공되며 제 1 및 2 활성 영역의 실리콘 함유층이 노출될때까지 물질 제거 처리에 의해서 두께가 적어도 일부에서 제거된 유전층이 도포되며 그 후 제 1 활성 영역에서 실리콘 함유층과 제 1 절연층이 제거되어 그 때문에 유전층에 리세스가 형성되는데 이 리세스에는 제 1 활성 영역에서 트랜지스터의 게이트 유전체를 제공하는 제 3 절연층이 도포되며 그후에 그것에 의해서 제 1 활성 영역의 리세스를 충진하는 도전층이 도포되는데 이 도전층은 제 1 활성 영역에서 트랜지스터의 게이트와 제 2 활성 영역에서의 메모리 소자의 제어 게이트로 형성된다는 점에서 달성된다.
본 발명에 따른 상기 층은 일단 형성된 제어 게이트와 메모리 소자의 게이트간 유전체뿐만아니라 트랜지스터의 게이트와 게이트 유전체가 실제의 소스/드레인 주입후에 실행되는 드라이브 인 단계에서 종종 1000℃ 만큼의 높은 온도에 노출되는 것을 방지한다. 이것은 게이트와 제어 게이트 그리고 게이트 유전체와 게이트간 유전체의 통상적인 CMOS 기술에의 공정 부합 재료 사용의 유연성을 현저히 증가시킨다. 더우기 본 발명에 의한 방법은 가능한한 많은 공통 공정 단계를 이용하는 동안 이것에 의하여 공정의 복잡함을 줄이는 전통적인 CMOS 기술에서 로직 장치 특성과 비휘발성 장치 특성의 개별적인 최적화가 가능토록한다.
위 이점은 처음에 전계효과 트랜지스터에 희생 게이트와 희생 게이트 유전체를 제공함과 동시에 메모리 소자에 플로팅 게이트와 플로팅 게이트 유전체를 제공하고 공정의 나중 단계에서 이미 실행된 소스와 드레인 영역의 자기 정렬 주입에 관한 고온 어닐링과 함께 희생 게이트와 희생 게이트 유전체를 실제 게이트와 실제 게이트 유전체와 교체함과 동시에 제어 게이트와 게이트간 유전체를 제공함으로써 달성된다.
실제 게이트에 의한 희생 게이트의 대체는 채터지 등에 의해서 씌여지고 IEDM 97(1997) pp.821-824에 출간된 "대체 게이트 공정에의해 제작된 100nm미만의 게이트 길이 금속 게이트 NMOS 트랜지스터"라고 명명된 기사에서 기술된 대체 게이트 공정과 유사점을 보인다. 대체 게이트 방법의 전형적인 특색은 실제 게이트는 실제 게이트의 형성전에 수행된 고온의 어닐링과 함께 소스/드레인 영역에 자기 정렬되어서 만들어진다는 점이다.
트렌지스터의 희생 게이트와 메모리 소자의 플로팅 게이트는 다결정 실리콘 즉 비정형 실리콘인 게르마늄의 미소부분인 x가 0과 1사이의 범위를 가지는 GexSi(1-x)로 구성된 실리콘 함유층으로부터 형성된다. 트랜지스터의 희생 게이트의 제거에 앞서 트랜지스터의 희생 게이트와 메모리 소자의 플로팅 게이트를 덮고 있는 비교적 두꺼운 유전층이 도포된다. 예를 들면, 그런다음 유전층은 희생 게이트와 플로팅 게이트가 노출될때까지 두께의 적어도 일부에 대하여 화학 기계적 폴리싱에 의해서 제거된다. 결과적으로 트랜지스터의 희생 게이트는 선택적 에칭에 의해서 제거된다. 희생 게이트의 제거후에 아래의 트랜지스터의 희생 게이트 제거를 위하여 침지 에칭이 이루어진다. 트랜지스터의 희생 게이트와 희생 게이트 유전체의 제거동안에 메모리 소자의 플로팅 게이트와 플로팅 게이트 유전체가 비임계 마스크 사용동안에 에칭 혼합물에 노출되는것이 방지되어진다. 이런 방식으로 유전층에서 트랜지스터의 이전의 희생 게이트와 이전의 희생 게이트의 위치에 리세스가 형성된다. 메모리 소자의 영역에 제 2 절연층을 도포한 후에 이것에 의해서 메모리 소자의 게이트간 유전체를 제공하고 제 3 절연층이 트랜지스터의 실제 게이트 유전체를 제공하는 리세스에 도포된다. 그 결과로, 표면은 리세스를 충진하고 메모리 소자의 제어 게이트와 트랜지스터의 실제 게이트를 형성하는 도전층으로 덮여진다.
유전층의 화학 기계적 폴리싱(CMP)의 정지 순간이 다소 엄밀하다는 것은 실험적으로 알려져있다. 만약 CMP 공정이 너무 일찍 정지된다면 뒤따르는 희생 게이트의 제거를 방해하는 산화물 잔존물이 희생 게이트에 남게된다. 만약 CMP 공정이 너무 오래동안 실행된다면 실제 게이트의 높이의 선명도가 나쁜 영향을 받는다. 공정의 높이 선명도를 개선하기 위하여 실리콘 함유층을 실리콘으로 구성되는 제 1 서브(sub)층과 그 위에 실리콘보다 물질 제거 처리에 더 큰 저항을 나타내는 물질로 구성된 제 2 서브층으로 구성된 이중층으로 도포하는것이 선호된다. 따라서 제 2 서브 층은 유전층의 제거동안 에칭 정지층으로서 동작할 것이다. 이런 관점에서 제 2 서브층으로 실리콘 질화물을 도포하고 실리콘 산화물을 유전층으로 도포하는 것이 유리하다. 이와 달리 실리콘 질화물 대신에 알루미늄 산화물이 사용될 수 있으며 그리고/또는 실리콘 산화물 대신에 BPSG(borophosphosilicate glass)가 사용될 수도 있다. 제 2 서브층은 희생 게이트의 제거에 앞서 트랜지스터의 희생 게이트와 메모리 소자의 플로팅 게이트로부터 선택적으로 제거된다. 트랜지스터의 리세스와 함께 부가적인 리세스는 이렇게 메모리 소자 영역의 유전층에서 형성된다. 메모리 소자의 게이트간 유전체를 제공하는 제 2 절연층은 부가적인 리세스 안쪽에 이제 도포된다. 도전층은 이제 두 리세스 모두를 충진한다. 간결한 트랜지스터의 게이트 구조를 간결한 메모리의 적층된 게이트 구조와 함께 제공하기 위하여 도전층은 가급적이면 제 2 및 3 절연층 또는 유전층이 노출될 때까지 마스크없는 제거에 의해서 게이트와 제어 게이트로 성형된다. 이런 방법으로 게이트와 제어 게이트는 유전층에 리세스된다. 위에서 언급한 도전층의 마스크없는 제거는 가급적이면 화학 기계적 폴리싱(CMP)에 의하여 수행된다. 제 2 및 3의 후속되는 마스크없는 제거는 만약 존재한다면 필요치 않지만 만약 제 2 및 3 절연층이 높은 유전상수를 가지는 물질로 구성된다면 유익할 수있다. 1 마이크로미타의 10분의 1에 접근하는 게이트 길이를 가지는 로직 장치의 최적화에 관하여 게이트 유전체에 부과된 요구는 비휘발성 장치의 최적화에 관하여 플로팅 게이트 유전체와 게이트간의 유전체에 부과된 그것과는 다르다.
비휘발성 메모리 소자는 플로팅 게이트를 가지는 트랜지스터에 의해서 형성되는데 이것의 문턱 전압은 플로팅 게이트에 전하의 형태로 씌여진 정보에 의해서 결정된다. 제어 게이트는 한편으로는 문턱 전압이 얼마인지를 감지하여 읽는동안 씌여진 정보를 감지하고 다른 한편으로는 쓰기 그리고/또는 지우기동안에 플로팅 게이트의 전위에 영향을 미치는 것을 담당한다. 메모리 소자의 채널로부터 플로팅 게이트를 절연하는 플로팅 게이트 유전체는 쓰기 그리고/또는 지우기가 가능할 정도로 충분히 얇아야하며 동시에 일단 트랜지스터의 문턱 전압이 상승된 플로팅 게이트로부터 전하의 누설을 방지하기에 충분할만큼 두꺼워야한다. 일반적으로 직접적인 터널링 효과로부터 야기되는 플로팅 게이트로부터의 전하누설은 명백히 가능한 길어야하는 메모리 소자의 유지시간에 불리하다. 위에 근거하여 메모리 소자의 플로팅 게이트 유전체는 통상적으로 실리콘 산화물로 구성되므로 플로팅 게이트 유전체로부터 형성되는 제 1 절연층은 약 6nm 내지 10 nm의 기하학적 두께로 유리하게 도포된다. 플로팅 게이트로부터 제어 게이트를 분리하는 메모리 소자의 게이트간 유전체는 플로팅 게이트로부터의 전하 누설을 방지할만큼 충분히 두꺼워야하며 동시에 제어 게이트와 플로팅 게이트사이의 대용량 커플링을 수행할만큼 충분히 얇아야한다. 더우기 제어 게이트와 플로팅 게이트간의 용량성 커플링은 게이트간 유전체의 기하학적 두께의 감소를 통해서뿐아니라, 주어진 기하학적 두께에서 게이트간 유전체의 유전상수의 증가를 통해서 개선될것이다. 따라서 메모리 소자의 게이트간 유전체와 게이트의 내부의 유전체로부터 형성된 두번째 절연층을 실리콘 산화물의 유전상수(ε~4)보다 큰 유전상수의 유전 물질을 도포하는것이 바람직하다.
부가하여, 게이트와 채널간의 가능한한 높은 용량성 커플링을 달성하기위하여 트랜지스터의 채널로부터 게이트를 절연하는 전계효과 트랜지스터의 게이트 유전체는 가능한한 얇게 도포되어야 한다. 트랜지스터의 게이트 유전체를 통한 누설전류는 메모리 소자의 플로팅 게이트 유전체와 게이트간 유전체를 통한 누설전류보다는 치명적이지 않지만, 트랜지스터의 게이트 유전체는 충분히 두껍게 만들어져야한다. 일반적으로, 누설전류를 억제하기 위하여 두께가 적어도 1.5nm 인 실리콘 산화물이 채택된다. 주어진 기하학적 두께에서 게이트와 채널간의 용량성 커플링은 게이트 유전체의 유전상수를 증가시킴으로써 개선되어질 수 있다. 따라서 실리콘 산화물의 유전상수(ε~4)보다 높은 유전상수를 가지는 유전물질로 형성된 게이트 유전체로 트랜지스터의 게이트 유전체와 제 3 절연층을 구성하는 것이 바람직하다. 위에 근거하여, 트랜지스터의 게이트 유전체는 실리콘 산화물의 두께와 결부되어 d는 층의 기하학적 두께를,εr은 층의 유전상수 나타내는 d/εr로 정의된 등가 산화물 두께 약 1.5nm 내지 4nm로 유리하게 도포된다. 위에서 주어진 이유로, 트랜지스터의 게이트 유전체를 제공하는 제 3 절연층뿐만아니라 메모리 소자의 게이트간 유전체를 제공하는 제 2 절연층도 실리콘 산화물의 유전상수(ε~4)보다 높은 유전상수를 가지는 유전물질로 구성되는 것이 바람직하다. 이런 관점으로 탄탈 산화물(Ta2O5;ε~20-25), 알루미늄 산화물(Al2O3;ε~10) 또는 실리콘 질화물(Si3N4;ε~7)이 도포되어 이익이 될 수 있는데 이 물질들은 화학 기상 증착법(CVD)에 의해서 부합적이고 재현가능한 방식으로 증착되기 때문이다. 앞선 방법에서의 높은 유전상수 게이트 유전체/게이트간의 유전체의 도포는 트랜지스터의 소스/드레인 주입과 관련된 어닐링의 고온에의 노출에 대하여 해당하는 유전체 특질의 저하를 초래할 수 있음이 주의되어져야한다. 본 발명의 방법에서 일단 형성된 게이트 유전체/게이트간 유전체는 이어지는 공정 단계에서 고온에 노출되지 않는다.
공정에서의 마스크의 수를 최소한으로 유지하기 위하여, 제 2 절연층과 제 3 절연층을 트랜지스터의 게이트 유전체뿐만 아니라 메모리 소자의 게이트간 유전체 제공하는 하나의 공통된 층으로 도포하는 것이 선호된다.
메모리 소자의 특색과 트랜지스터의 특색 모두의 성공적인 최적화를 이루기 위하여, 앞부분에서 주어진 이유로 트랜지스터의 게이트 유전체를 제공하는 제 3 절연층을 메모리 소자의 플로팅 게이트 유전체를 제공하는 제 1 절연층의 등가 산화물 두께보다 작은, d는 층의 기하학적인 두께이고 εr은 실리콘 산화물의 유전상수와 관련된 층의 유전상수인 d/εr로 정의된 등가의 산화물 두께로 도포하는 것이 바람직하다. 이런 관점에서 제 1 절연층이 약 6nm 내지 9nm의 등가 산화물 두께로 도포되는 반면 제 3 절연층은 약 1.5nm 내지 4nm의 등가 산화물 두께로 유리하게 도포된다.
제어 게이트와 게이트뿐만 아니라 둘로부터 형성된 도전층은 통상적인 다결정 실리콘 대신에 금속을 유리하게 포함한다. 다결정 실리콘과는 대조적으로 금속은 본질적으로 상대적으로 낮은 저항을 가지며 불리한 공핍 효과를 겪지 않는다. 이런 관점에서 알루미늄, 텅스텐, 구리 혹은 몰리브덴과 같은 작은 저항의 금속은 유리하게 이용될 수 있다. 만약 금속이 사용된다면, 도전층은 흡착층 그리고/또는 장벽층으로 동작하는 층위에 금속을 구성하는 층을 구성하는 이중층으로 바람직하게 도포된다. 이런 관점에서 티타늄(Ti)은 흡착층으로 도포되며 티타늄 질화물(TiN) 혹은 티타늄 텅스텐(TiW)은 장벽층으로 도포될 것이다. 앞선 방법에서의 금속 게이트/제어 게이트의 도포는 알루미늄 게이트/제어 게이트의 경우 용해를 초래할 수 있거나 트랜지스터의 소스/드레인 주입과 관련된 고온의 어널링에 노출되었을때 금속 게이트/제어 게이트와 게이트 유전체/게이트간 유전체간의 불리한 상호작용을 야기할 수 있음이 주의되어져야한다. 본 발명의 방법에서 일단 형성된 게이트/제어 게이트는 이어지는 공정 단계에서 고온에 노출되지 않는다.
본 발명의 많은 특징은 이후에 기술된 실시예와 관련하여 명확해지고 명료해질 것이다. 도면에서 도 1에서 도 10까지는 본 발명에 따른 방법에 의한 전계효과 트랜지스터와 비휘발성 메모리 소자를 포함하는 반도체 장치를 제조하는 공정의 연속적인 단계의 도면적인 단면도를 나타낸다.
본 발명은 아래에 비휘발성 메모리 소자와 결합된 CMOS 트랜지스터에 기초하여 기술되어있다. 본 발명은 EPROM(Erasable Programmable Read-Only Memory),EEPROM(Electrically Erasable Programmable Read-Only Memory),플래쉬 EEPROM과 같은 원래 알려진 어떤 비휘발성 메모리 소자에 유리하게 이용될 수 있다는 것이 주목되어져야 한다.
본 공정은(도 1) 주어진 예에서 예를 들면 표면(2)에서 적어도 부분적으로 반도체 몸체(1)에서 리세스된 그리고 전계효과 트랜지스터가 제조될 제 1 활성 영역(4)을 규정하는 그리고 비휘발성 메모리 소자가 제작될 제 2 활성 영역(5)에 놓여있는 상대적으로 두꺼운 산화물 필드 절연 영역(3)이 제공되는 p형 도전체의 실리콘 본체의 제 1 도전형의 반도체 몸체(1)에서 시작한다. 두꺼운 산화물 절연 영역(3)은 LOCOS(LOCal Oxidation Silicon)또는 STI(Shallow Trench Isolation)에 의하여 통상의 방법으로 형성된다. 이후에 반도체 몸체(1)의 표면(2)은 예를 들면 실리콘 함유층(6)으로 덮혀진 실리콘 산화물로 구성된 제 1 절연층(6)으로 덮혀있다. 제 1 절연층(6)은 약 6nm 내지 9nm의 기하학적 두께로 바람직하게 도포된다. 주어진 예에서 실리콘 함유층(9)은 인 또는 아마도 붕소와 같은 도펀트(dopant)로 도핑된 다결정 실리콘의 제 1 서브층(7)과 그 위에 예를 들면 실리콘 질화물로 구성된 제 2 서브층(8)을 포함하는 이중층이다. 예를 들면 알루미늄 산화물 또는 물질의 화합물이 실리콘 질화물같은 어떤 다른 적당한 물질이 실리콘 질화물대신에 이용될 수 있다. 비정형 실리콘 또는 x는 0과 1사이의 범위에 놓여있는 게르마늄의 부분을 나타내는 GexSi1-x가 다결정 실리콘대신에 사용될 수 있을것이다. 실리콘 함유층은 다결정 실리콘인 비정형 실리콘 또는 GexSi1-x로 구성된 단일층일수도 있다는 점이 주의되어져야 할 것이다.
도 2에 따라 실리콘 함유층(9)은 제 1 활성 영역(4)에 희생 게이트(10)를 제공하고 제 2 활성 영역(5)에 플로팅 게이트(11)를 제공하기위하여 통상의 포토리소그래픽적 방식으로 형태지어져있다. 희생 게이트(10)와 플로팅 게이트(11)는 제 2 서브층(8)으로 덮혀있으며, 제 1 절연층(6)으로부터 공급된 희생 게이트 유전체(12)와 플로팅 게이트 유전체(13) 각각에 의해서 반도체 몸체(1)로부터 절연되어있다. 실리콘 함유층(9)의 패터닝후에 제 2 반대 도전형의,주어진 예에서 n타입인, 소스/드레인 확장(14)는 예를 들면 산화물 필드 절연 영역(3)과 함께 실리콘 함유층(9)을 마스크로 사용한 미량의 인 또는 비소의 자기 정렬 주입법에 의해서 제 1 활성 영역(4)에서 희생 게이트(10)의 상호 반대편에 그리고 제 2 활성 영역(5)에서 플로팅 게이트(11)의 상호 반대편에 형성된다.
이후에 두번째 서브층(8)에 의해서 덮혀진 트랜지스터의 희생 게이트(10)와 메모리 소자의 플로팅 게이트(11)는 알려진 방법대로, 예를 들면 실리콘 산화물 층(도 3)의 증착과 이방성 에칭백에 의해서 측벽 스페이서가 제공된어진다. 부벽 스페이서(15)의 형성후에 높게 도핑된 주어진 예에서 n형인 두번째 도전형의 소스 영역(16)과 드레인 영역(17)은 예를 들면 실리콘 함유층(9)과 부벽 스페이서와 함께 산화물 필드 절연 영역(3)을 마스크로 사용한 다량의 인 또는 비소 자기 정열 주입에 의해서 제 1 및 2 활성 영역(4,5)의 양편에서 부벽 스페이서(15)의 상호 반대편에 형성된다.
도 4에 따라 주어진 예에서 실리콘 산화물로 구성된 상대적으로 두꺼운 유전층(18)은 증착된다. 명백하게 PSG(phosphosilicate glass) 또는 BPSG(borophosphosilicate glass)과 같은 다른 적당한 전기적인 절연 물질또한 사용될수 있다.
이후에 유전층(18)은 제 1 및 2 활성 영역(4,5)에서 제 2 서브층(8)이 노출될때까지 두께의 적어도 일부에 대하여 제거된다(도 5). 예를 들면 이것은 상업적으로 이용가능한 슬러리(slurry)를 이용한 화학 기계적 폴리싱(CMP)에 의해서 달성될 수 있다.
다음 단계에서(도 6) 주어진 예에서 실리콘 질화물로 구성된 제 2 서브층(8)은 모두 주어진 예에서 실리콘 산화물로 구성된 유전층(18)과 부벽 스페이서(15)에 따라, 예를 들면 뜨거운 포스폰산과 슐폰산의 혼합물을 사용한 웨트 에칭에 의해서 선택적으로 제거된다. 이 방법으로 유전층(18)에 제 1 활성 영역(4)에서 리세스(19)가 그리고 제 2 활성 영역(5)에서 부가적인 리세스(20)가 제공된다.
도 7에 따라 저항의 비임계적 마스크(21)가 제 2 활성 영역(5)에 도포되며 그 후에 제 1 활성 영역(4)에서 트랜지스터의 희생 게이트(10)와 희생 게이트 유전체(12)가 두개의 별개의 에칭 단계에서 제거된다. 주어진 예에서 다결정 실리콘으로 구성된 희생 게이트는 뜨거운 KOH 솔루션을 사용한 웨트 에칭 또는 예를 들면, HBr/Cl2의 혼합물의 플라스마 에칭에 의해서 선택적으로 제거되어질 수 있다. 주어진 예에서 실리콘 산화물로 구성된 희생 게이트 유전체는 HF를 사용한 웨트 에칭에 의해서 제거되어질 수 있다. 비임계 마스크(21)는 메모리 소자의 플로팅 게이트(11)와 플로팅 게이트 유전체(13)가 위의 에칭제에 노출되는 것을 방지한다.
도 8에 나타난 바와 같이 제 2 절연층(22)은 모두 노출된 표면에 증착되며 그것에 의하여 제 1 활성 영역(4)에서 트랜지스터의 실제 게이트 유전체(23)와 함께 제 2 활성 영역(5)에서 메모리 소자의 게이트간 유전체(24)를 제공한다. 제 2 절연층(22)은 실리콘 산화물로 구성될 것이나 탄탈 산화물, 알루미늄 산화물 또는 실리콘 질화물과 같은 실리콘의 유전상수보다 높은 유전상수를 가진 유전물질이 더 바람직하다. 트랜지스터의 게이트 유전체(23)는 d는 층의 기하학적 두께를 나타내고 은 실리콘 산화물의 유전상수에 관계하는 층의 유전상수 εr를 나타내는 d/εr으로 정의된 약 1.5nm 내지 4nm의 등가의 산화물 두께로 바람직하게 도포된다. 주어진 예에서 트랜지스터의 게이트 유전체(23)와 메모리 소자의 게이트간 유전체(24)는 하나의 공통된 층 즉, 제 2 절연층(22)의 부분으로 형성된다. 메모리 소자의 게이트간 유전체(24)를 제공하는 제 2 절연층(22)외에 트랜지스터의 게이트 유전체(23)를 제공하는 제 3 절연층(나타나지 않음)이 도포될 것이라는 것은 명백해질 것이다. 이런 방식으로 게이트 유전체(23)와 게이트간 유전체(24)는 별개의 절연층으로부터 형성되며, 따라서 게이트 유전체(23)의 두께/합성은 게이트간 유전체(24)의 두께/합성으로부터 완전히 분리된다. 만약 주어진다면, 제 3 절연층은 실리콘 산화물 또는 바람직하게는 탄탈 산화물, 알루미늄 산화물 또는 실리콘 질화물과 같은 실리콘 산화물의 유전상수보다 높은 유전상수를 가지는 유전물질로 구성되어질 것이다. 만약 실리콘 산화물이 게이트 유전체(23)와 게이트간 유전체(24) 모두로 사용된다면, 하나의 활성 영역이 마스크로 차폐되는 동안에 예를 들면, 화학 기상 증착법 또는 실리콘의 열 산화에의해 하나의 단계 또는 두개의 분리된 단계에서 얻어질 것이다. 첫 단계에서 열적 실리콘 산화의 경우 게이트 유전체(23)의 두께는 단결정 실리콘의 산화 레이트(rate)와 비교하여 다결정 실리콘의 높은 산화 레이트때문에 게이트간 유전체(24)보다 저절로 작아질것이다. 예를 들면 높은 유전상수 물질인 탄탈 산화물, 알루미늄 산화물 그리고 실리콘 질화물은 하나의 활성 영역이 마스크로 차폐되어있는 동안에 하나의 단계 혹은 두개의 별도의 단계의 화학 기상 증착법에 의해서 도포될 수 있다.
도 9에 따르면, 도전층(25)은 제 2 절연층(22) 위에 통상의 방법으로 도포되며 그것에 의해서 제 1 활성 영역(4)의 리세스(19)와 제 2 활성 영역(5)의 부가되는 리세스(20)가 충진된다. 다결정 실리콘 혹은 아마도 비정형 실리콘 즉 GexSi1-x가 다시 이용될수 있지만, 도전층(25)이 이제 바람직하게 알루미늄,구리,텅스텐 또는 몰리브덴 또는 금속화합물과 같은 금속을 포함한다. 도전층(25)이 역시 흡착층 그리고/또는 장벽층으로 동작하는 층위에 금속 또는 금속화합물을 구성하는 층으로 구성된 이중층으로 도포되어져야 함이 주의되어져야 한다. 이 경우에 Ti가 흡착층으로 그리고 TiN 또는 TiW가 장벽층으로 도포될 것이다.
다음 단계에서(도 10), 도전층(25)은 제 1 활성 영역(4)에서 트랜지스터의 실제 게이트(26)로, 그리고 제 2 활성 영역(5)에서 제어 게이트(27)로 형태지어진다. 예를 들면 이것은 제 1 및 2 활성 영역(4,5)은 과대 마스크에 의한 에칭에 의해서 이루어 질 수 있다. 이 경우 게이트(26)와 제어 게이트(27)의 도전물질은 제 2 절연층(22)으로 덮혀있는 유전층(18) 위로하여 리세스(19)와 부가적인 리세스(20)까지 각각 확장된다. 그러나, 마스크없이 두번째 절연층(22)이 노출될 때까지 도전층(25)을 제거하여 이것로 인하여 모두 유전층(18)에서 리세스된 트랜지스터의 게이트(26)와 메모리 소자의 제어 게이트(27)를 형성하는 것이 바람직하다. 결과가 도 10에서 보여진 부가적인 제 2 절연층(22)의 마스크없는 제거는 필요치 않지만 제 2 절연층(22)이 높은 유전상수를 가진 물질을 포함한다면 유익할 수 있다. 도전층(25) 또는 도전층(25)과 제 2 절연층(22) 모두의 마스크없는 제거는예를 들면, 상업적으로 이용가능한 슬러리(slurry)를 이용한 화학 기계적 폴리싱(CMP)에 의해서 이루어진다.
마지막으로 반도체 장치는 산화물 증착,컨텍트 데피니션(contact definition) 그리고 하나 또는 그 이상의 금속층에 대한 금속화에 대한 통상적인 CMOS 공정단계(보여지지 않음)에 의해 완성된다.
본 발명은 위에 기술된 실시예에 제한되지 않고 당업자에게는 본 발명의 범위내에서 많은 변형이 가능하다는 것이 명백해질 것이다. 메모리 소자의 제어 게이트의 두께/혼합물로부터 트랜지스터의 게이트의 두께/혼합물을 분리하기 위해서 상기 게이트와 제어 게이트는 하나의 공통된 도전층 대신에 두개의 별개의 도전층으로부터 구성되어질 것이다. 소스와 드레인 영역은 프로그램/지움(erase) 공정에 대하여 메모리 소자의 플로팅 게이트 근처에 충분하게 높은 전장을 얻기위하여 선택적으로 드레인 확장없이 주입되어질 수 있다. 게다가 소스와 드레인 영역의 기생적인 저항을 줄이기 위하여 소스와 드레인 영역은 Ti 또는 Co를 이용한 살리사이드 프로세스(saliciding process)에 민감해 질것이며 이것에 의하여 소스와 드레인위에 Ti(TiSi2) 또는 Co(CoSi2)의 자기 정열된 규화물을 각각 형성한다. 위에서 기술된 실시예에서 제 1 및 2 활성 영역은 원래의 반도체 몸체의 표면영역에 의해서 형성된다.
이와 달리, 제 1 및 2 활성 영역은 n채널 또는 p채널 전계효과 트랜지스터와 비휘발성 메모리 소자를 제공하는데 적합한 도핑 농도을 가진 표면이 인접한 지역에서 원래의 반도체 몸체의 지역적 도핑에 의해서 얻어진 통상적인 p 그리고/또는 n 웰을 나타낼 수도 있다.
Claims (14)
- 표면에서 게이트 유전체에 의해서 반도체 몸체로부터 절연된 게이트를 가진 전계효과 트랜지스터와, 플로팅 게이트 유전체에 의해서 반도체 몸체와 절연되고 게이트간 유전체에 의해서 제어 게이트로부터 절연된 플로팅 게이트와 상기 제어 게이트를 가진 비휘발성 메모리 소자가 제공되는 상기 반도체 몸체를 포함하는 반도체 장치를 제조하는 방법에 있어서,이 방법에 의해서 상기 표면에 인접하는 제 1 도전 타입의 제 1 및 2 활성 영역이 상기 트랜지스터와 상기 메모리 소자에 대하여 각기 상기 반도체 몸체에서 규정되고, 상기 표면은 상기 메모리 소자의 상기 플로팅 게이트를 제공하는 제 1 절연층으로 덮여있으며, 상기 제 1 절연층위에 상기 메모리 소자의 상기 플로팅 게이트를 제공하는 실리콘 함유층이 도포되어있고, 그 후에 상기 메모리 소자의 제 2 도전 타입의 소스와 드레인 영역이 상기 반도체 몸체에서 제공되며 제 2 절연층이 상기 메모리 소자의 상기 게이트간 유전체를 제공하기 위하여 상기 제 2 활성 영역에 도포되어있고, 제 2 절연층위에 상기 메모리 소자의 상기 제어 게이트를 제공하는 도전층이 도포되며,상기 메모리 소자의 상기 플로팅 게이트와 상기 플로팅 게이트 유전체의 형성과 함께, 상기 제 1 활성 영역은 상기 트랜지스터의 희생 게이트와 희생 게이트 유전체 각각이 공급되며, 그 후에 상기 트랜지스터의 상기 제 2 도전형 형태의 소스와 드레인 영역이 상기 메모리 소자의 상기 소스와 드레인 영역이 함께 제공되고, 유전층이 도포되며, 상기 유전층은 상기 제 1 및 2 활성 영역에서 상기 실리콘 함유층이 노출될 때까지 물질 제거 처리(a material removing treatment)에 의하여 그 두께의 적어도 일부가 제거되며, 그 후에 상기 제 1 활성 영역에서 상기 실리콘 함유층과 상기 제 1 절연층이 제거되고 이로 인하여 상기 유전층내에 리세스가 형성되며, 상기 리세스에는 상기 제 1 활성 영역에서 상기 트랜지스터의 게이트 유전체를 제공하는 제 3 절연층이 도포되며, 그 후에 상기 도전층이 도포되고 이로 인하여 상기 제 1 활성 영역에서의 상기 리세스가 충진되며, 도전층이 상기 제 1 활성 영역에서 상기 트랜지스터의 게이트로 그리고 상기 제 2 활성 영역에서 상기 메모리 소자의 상기 제어 게이트로 성형되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,물질 제거 처리에 실리콘보다 더 큰 저항을 가지며 상기 유전층에 대해 선택적으로 에칭가능한 물질로 구성된 제 2 서브(sub)층과, 상기 제 2 서브층으로 덮여진 실리콘을 포함하는 제 1 서브층을 가진 이중층으로서 실리콘 함유층이 도포되며, 이 방법에 의해서 상기 제 2 활성 영역의 제 2 서브층이 상기 제 1 활성 영역의 상기 실리콘 함유층과 함께 제거되어 상기 제 2 활성 영역에서의 상기 유전층내에 부가적인 리세스가 형성되며, 이 부가적인 리세스에 상기 제 2 절연층이 도포되어 상기 메모리 소자의 상기 게이트간 유전체를 제공하며, 그 후에 상기 도전층이 도포되어, 상기 제 1 활성 영역과 함께 상기 제 2 활성 영역에서 상기 리세스가 충진되며, 이에 의해 상기 메모리 소자의 상기 제어 게이트와 상기 트랜지스터의 상기 게이트가 제공되는 반도체 장치 제조 방법.
- 제 2 항에 있어서,실리콘 산화물이 상기 유전층으로 도포되고 상기 제 2 서브층이 실리콘 질화물을 포함하는 층을 증착하는 것에 의하여 도포되는것을 특징으로하는 반도체 장치 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 도전층을 도포하고 제 2 활성 영역의 부가적인 리세스와 함께 상기 제 1 활성 영역의 상기 리세스를 채운후, 상기 제 2 및 3 절연층이나 상기 유전층이 노출될 때까지 상기 도전층을 마스크 없이(maskless) 제거하여 상기 도전층이 상기 트랜지스터의 상기 게이트와 상기 메모리 소자의 상기 제어 게이트로 성형되는 것을 특징으로하는 반도체 장치 제조 방법.
- 제 4 항에 있어서,화학 기계적 폴리싱에 의해서 상기 도전층이 제거되어지는 것을 특징으로하는 반도체 장치 제조 기법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 제 2 절연층과 상기 제 3 절연층이 상기 트랜지스터의 상기 게이트 유전체와 상기 메모리 소자의 상기 게이트간의 상기 유전체를 제공하는 하나의 공통된 층의 부분으로서 도포되는 것을 특징으로하는 반도체 장치 제조 방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,실리콘 산화물의 유전상수보다 높은 유전상수를 가지는 유전물질이 상기 제 3 절연층으로 도포된것을 특징으로하는 반도체 장치 제조 방법.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,실리콘 산화물의 유전상수보다 높은 유전상수를 가지는 유전물질이 상기 제 2 절연층으로 도포된 것을 특징으로하는 반도체 장치 제조 방법.
- 제 7 항 또는 제 8 항에 있어서,탄탈 산화물, 알루미늄 산화물과 실리콘 질화물을 포함하는 그룹(group)으로부터 선택된 물질이 상기 유전물질로 도포되는것을 특징으로하는 반도체 장치 제조 방법.
- 제 1 항 내지 제 9 항에 있어서,상기 트랜지스터의 상기 게이트 유전체를 제공하는 상기 제 3 절연층은 상기 층의 기하학적 두께가 d이고 실리콘의 유전상수와 관련한 층의 유전상수 εr일때 d/εr로 정의된 등가의 산화물 두께로 도포되며, 이 두께는 상기 메모리 소자의 상기 플로팅 게이트 유전체를 제공하는 상기 제 1 절연층의 등가의 산화물 두께보다 작은 것을 특징으로하는 반도체 장치 제조 방법.
- 제 10 항에 있어서,상기 제 3 절연층이 약 1.5nm 내지 4nm의 등가 산화물 두께로 도포되며 상기 제 1 절연층이 약 6nm 내지 10nm의 등가 산화물 두께로 도포되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에서 제 11 항 중 어느 한 항에 있어서,상기 트랜지스터의 상기 게이트와 상기 메모리 소자의 상기 제어 게이트를 제공하는 상기 도전층이 금속을 포함하는 층의 증착에 의해서 도포된 것을 특징으로하는 반도체 장치 제조 방법.
- 제 12 항에 있어서,상기 도전층이 점착층(an adhension layer) 그리고/또는 장벽층으로 동작하는 층의 상부에 금속을 포함하는 층을 포함하는 부가적인 이중층으로 도포된 것을 특징으로하는 반도체 장치 제조 방법.
- 제 12 항 또는 제 13 항 중 어느 한 항에 있어서,알루미늄, 텅스텐, 구리와 몰리브덴을 포함하는 그룹(group)에서 선택된 금속이 상기 금속으로 도포된 것을 특징으로하는 반도체 장치 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98204342 | 1998-12-18 | ||
| EP98204342.4 | 1998-12-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010041025A true KR20010041025A (ko) | 2001-05-15 |
| KR100665416B1 KR100665416B1 (ko) | 2007-01-04 |
Family
ID=8234496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020007009057A KR100665416B1 (ko) | 1998-12-18 | 1999-12-01 | 반도체 장치의 제조 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6251729B1 (ko) |
| EP (1) | EP1057218B1 (ko) |
| JP (1) | JP2002533931A (ko) |
| KR (1) | KR100665416B1 (ko) |
| DE (1) | DE69939895D1 (ko) |
| TW (1) | TW449919B (ko) |
| WO (1) | WO2000038237A1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9147738B2 (en) | 2012-11-30 | 2015-09-29 | Samsung Electronics Co., Ltd. | High electron mobility transistor including plurality of gate electrodes |
Families Citing this family (62)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3257513B2 (ja) * | 1998-07-10 | 2002-02-18 | 日本電気株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP3264264B2 (ja) * | 1999-03-01 | 2002-03-11 | 日本電気株式会社 | 相補型集積回路とその製造方法 |
| KR20010025029A (ko) * | 1999-03-17 | 2001-03-26 | 롤페스 요하네스 게라투스 알베르투스 | 플로팅 게이트 전계 효과 트랜지스터의 제조 방법 |
| US6391724B1 (en) * | 1999-12-24 | 2002-05-21 | Hyundai Electronics Industries Co., Ltd. | Method for manufacturing a gate structure incorporating aluminum oxide as a gate dielectric |
| KR100313547B1 (ko) * | 2000-02-29 | 2001-11-07 | 박종섭 | 반도체 소자의 제조방법 |
| FR2810157B1 (fr) * | 2000-06-09 | 2002-08-16 | Commissariat Energie Atomique | Procede de realisation d'un composant electronique a source, drain et grille auto-allignes, en architecture damascene |
| KR100372643B1 (ko) * | 2000-06-30 | 2003-02-17 | 주식회사 하이닉스반도체 | 다마신 공정을 이용한 반도체 소자의 제조방법 |
| US6495419B1 (en) * | 2000-09-27 | 2002-12-17 | Lsi Logic Corporation | Nonvolatile memory in CMOS process flow |
| JP4096507B2 (ja) | 2000-09-29 | 2008-06-04 | 富士通株式会社 | 半導体装置の製造方法 |
| US6338992B1 (en) * | 2000-11-29 | 2002-01-15 | Lsi Logic Corporation | Programmable read only memory in CMOS process flow |
| US6406956B1 (en) * | 2001-04-30 | 2002-06-18 | Taiwan Semiconductor Manufacturing Company | Poly resistor structure for damascene metal gate |
| JP4439142B2 (ja) | 2001-06-26 | 2010-03-24 | 株式会社東芝 | 不揮発性半導体メモリの製造方法 |
| FR2826777B1 (fr) * | 2001-06-29 | 2003-12-12 | St Microelectronics Sa | Procede de fabrication d'un transistor mos a extension de drain et transistor correspondant |
| US6583043B2 (en) | 2001-07-27 | 2003-06-24 | Motorola, Inc. | Dielectric between metal structures and method therefor |
| US6566205B1 (en) | 2002-01-11 | 2003-05-20 | Taiwan Semiconductor Manufacturing Company | Method to neutralize fixed charges in high K dielectric |
| EP1363324A1 (en) | 2002-05-16 | 2003-11-19 | STMicroelectronics S.r.l. | Method for manufacturing non-volatile memory device |
| US6475863B1 (en) * | 2002-05-17 | 2002-11-05 | Advanced Micro Devices, Inc. | Method for fabricating self-aligned gate of flash memory cell |
| KR100467357B1 (ko) * | 2002-09-24 | 2005-01-24 | 삼성전자주식회사 | 모오스 트랜지스터 제조 방법 |
| US7429513B2 (en) * | 2003-02-26 | 2008-09-30 | Nxp B.V. | Method of manufacturing a semiconductor device |
| JP4282359B2 (ja) | 2003-04-11 | 2009-06-17 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US6909151B2 (en) * | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
| US7456476B2 (en) | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| US20050189598A1 (en) * | 2004-02-27 | 2005-09-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Logic embedded-memory integrated circuits |
| US7154118B2 (en) | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
| US7279735B1 (en) | 2004-05-05 | 2007-10-09 | Spansion Llc | Flash memory device |
| US7579280B2 (en) | 2004-06-01 | 2009-08-25 | Intel Corporation | Method of patterning a film |
| US7042009B2 (en) | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
| US7348284B2 (en) | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
| US7422946B2 (en) | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
| US7332439B2 (en) * | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
| US7361958B2 (en) * | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
| US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
| KR100620233B1 (ko) * | 2004-12-31 | 2006-09-08 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 제조 방법 |
| US7518196B2 (en) * | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| US20060202266A1 (en) | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
| US7563701B2 (en) * | 2005-03-31 | 2009-07-21 | Intel Corporation | Self-aligned contacts for transistors |
| US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
| US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
| US7279375B2 (en) | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
| US7402875B2 (en) | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
| US7479421B2 (en) | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
| US20070090416A1 (en) | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
| US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| KR100661217B1 (ko) * | 2005-12-29 | 2006-12-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| JP2010535410A (ja) * | 2007-08-01 | 2010-11-18 | フリースケール セミコンダクター インコーポレイテッド | 半導体デバイスの製造方法およびそれによって得られる半導体デバイス |
| DE102007041207B4 (de) * | 2007-08-31 | 2015-05-21 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung |
| US20090087973A1 (en) * | 2007-10-02 | 2009-04-02 | Walker Andrew J | Retention improvement in dual-gate memory |
| US7745295B2 (en) * | 2007-11-26 | 2010-06-29 | Micron Technology, Inc. | Methods of forming memory cells |
| EP2070533B1 (en) * | 2007-12-11 | 2014-05-07 | Apoteknos Para La Piel, s.l. | Use of a compound derived from P-hydroxyphenyl propionic acid for the treatment of psoriasis |
| JP2009170841A (ja) * | 2008-01-21 | 2009-07-30 | Toshiba Corp | 半導体装置の製造方法 |
| US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
| KR101448154B1 (ko) * | 2008-06-30 | 2014-10-08 | 삼성전자주식회사 | 반도체 소자의 게이트 전극의 형성 방법 |
| US8294216B2 (en) * | 2008-08-14 | 2012-10-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrating the formation of I/O and core MOS devices with MOS capacitors and resistors |
| US20100163952A1 (en) * | 2008-12-31 | 2010-07-01 | Chia-Hong Jan | Flash Cell with Integrated High-K Dielectric and Metal-Based Control Gate |
| US8278203B2 (en) | 2010-07-28 | 2012-10-02 | Sandisk Technologies Inc. | Metal control gate formation in non-volatile storage |
| US8772165B2 (en) * | 2011-07-14 | 2014-07-08 | Samsung Electronics Co., Ltd. | Methods of manufacturing gates for preventing shorts between the gates and self-aligned contacts and semiconductor devices having the same |
| US8722493B2 (en) * | 2012-04-09 | 2014-05-13 | Freescale Semiconductor, Inc. | Logic transistor and non-volatile memory cell integration |
| JP2014165457A (ja) * | 2013-02-27 | 2014-09-08 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| US9059208B2 (en) * | 2013-04-10 | 2015-06-16 | International Business Machines Corporation | Replacement gate integration scheme employing multiple types of disposable gate structures |
| CN105244276B (zh) * | 2014-06-12 | 2018-08-21 | 中芯国际集成电路制造(上海)有限公司 | 一种FinFET及其制造方法、电子装置 |
| US20170200729A1 (en) * | 2016-01-12 | 2017-07-13 | United Microelectronics Corp. | Integrated circuit and process thereof |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6362272A (ja) * | 1986-09-02 | 1988-03-18 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| JP2664685B2 (ja) * | 1987-07-31 | 1997-10-15 | 株式会社東芝 | 半導体装置の製造方法 |
| US5512505A (en) * | 1990-12-18 | 1996-04-30 | Sandisk Corporation | Method of making dense vertical programmable read only memory cell structure |
| US5340764A (en) | 1993-02-19 | 1994-08-23 | Atmel Corporation | Integration of high performance submicron CMOS and dual-poly non-volatile memory devices using a third polysilicon layer |
| US5474947A (en) * | 1993-12-27 | 1995-12-12 | Motorola Inc. | Nonvolatile memory process |
| KR0136995B1 (ko) * | 1994-09-08 | 1998-04-24 | 김주용 | 비휘발성메모리셀의제조방법 |
| JPH09205154A (ja) * | 1996-01-25 | 1997-08-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| EP0811983A1 (en) * | 1996-06-06 | 1997-12-10 | STMicroelectronics S.r.l. | Flash memory cell, electronic device comprising such a cell, and relative fabrication method |
| US5756384A (en) * | 1997-05-20 | 1998-05-26 | Vanguard International Semiconductor Corporation | Method of fabricating an EPROM cell with a high coupling ratio |
| US5972752A (en) * | 1997-12-29 | 1999-10-26 | United Semiconductor Corp. | Method of manufacturing a flash memory cell having a tunnel oxide with a long narrow top profile |
| TW390028B (en) * | 1998-06-08 | 2000-05-11 | United Microelectronics Corp | A flash memory structure and its manufacturing |
| US6093945A (en) * | 1998-07-09 | 2000-07-25 | Windbond Electronics Corp. | Split gate flash memory with minimum over-erase problem |
| JP2000232173A (ja) * | 1998-12-09 | 2000-08-22 | Matsushita Electronics Industry Corp | 半導体記憶装置およびその製造方法 |
| US6168995B1 (en) * | 1999-01-12 | 2001-01-02 | Lucent Technologies Inc. | Method of fabricating a split gate memory cell |
| TW479364B (en) * | 1999-04-28 | 2002-03-11 | Koninkl Philips Electronics Nv | Method of manufacturing a semiconductor device comprising a field effect transistor |
-
1999
- 1999-06-21 TW TW088110316A patent/TW449919B/zh not_active IP Right Cessation
- 1999-12-01 KR KR1020007009057A patent/KR100665416B1/ko not_active IP Right Cessation
- 1999-12-01 JP JP2000590216A patent/JP2002533931A/ja not_active Withdrawn
- 1999-12-01 WO PCT/EP1999/009356 patent/WO2000038237A1/en active IP Right Grant
- 1999-12-01 EP EP99962194A patent/EP1057218B1/en not_active Expired - Lifetime
- 1999-12-01 DE DE69939895T patent/DE69939895D1/de not_active Expired - Lifetime
- 1999-12-15 US US09/464,004 patent/US6251729B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9147738B2 (en) | 2012-11-30 | 2015-09-29 | Samsung Electronics Co., Ltd. | High electron mobility transistor including plurality of gate electrodes |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2000038237A1 (en) | 2000-06-29 |
| EP1057218B1 (en) | 2008-11-12 |
| DE69939895D1 (de) | 2008-12-24 |
| JP2002533931A (ja) | 2002-10-08 |
| KR100665416B1 (ko) | 2007-01-04 |
| EP1057218A1 (en) | 2000-12-06 |
| TW449919B (en) | 2001-08-11 |
| US6251729B1 (en) | 2001-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100665416B1 (ko) | 반도체 장치의 제조 방법 | |
| US9299712B2 (en) | Semiconductor device and method of making same | |
| US5597751A (en) | Single-side oxide sealed salicide process for EPROMs | |
| JP5793246B2 (ja) | 高ｋ誘電体と金属ゲートとを有する不揮発性メモリセル | |
| TWI227544B (en) | Nonvolatile memories and methods of fabrication | |
| JPH05259475A (ja) | メモリセルのアレイを含む電気的にプログラム可能な読出し専用メモリ装置をシリコン基板に製造する方法 | |
| US9111908B2 (en) | Split-gate non-volatile memory cells having improved overlap tolerance | |
| JP2002539637A (ja) | フローティングゲート電界効果型トランジスタの製造方法 | |
| US6784039B2 (en) | Method to form self-aligned split gate flash with L-shaped wordline spacers | |
| EP1506580B1 (en) | Floating gate memory cells with increased coupling ratio | |
| US5120571A (en) | Floating-gate memory array with silicided buried bitlines and with single-step-defined floating gates | |
| US9418864B2 (en) | Method of forming a non volatile memory device using wet etching | |
| JP2004519094A (ja) | セルフアライメントされた不揮発性メモリセル | |
| US5200350A (en) | Floating-gate memory array with silicided buried bitlines | |
| US6017796A (en) | Method of fabricating flash electrically-erasable and programmable read-only memory (EEPROM) device | |
| US8975135B2 (en) | Analog floating-gate capacitor with improved data retention in a silicided integrated circuit | |
| JPH02275668A (ja) | フローティングゲートメモリアレイ | |
| KR20050035876A (ko) | 자기정렬형 비휘발성 메모리 셀의 제조 방법 | |
| US4683640A (en) | Method of making a floating gate memory cell | |
| US6878986B2 (en) | Embedded flash memory cell having improved programming and erasing efficiency | |
| CN115332360A (zh) | 一种pn结注入型浮栅晶体管及其制备方法 | |
| KR20050051168A (ko) | 비휘발성 메모리 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111202 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20121203 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |