KR100467357B1 - 모오스 트랜지스터 제조 방법 - Google Patents

모오스 트랜지스터 제조 방법 Download PDF

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Abstract

신뢰성이 향상된 모오스 트랜지스터를 제조하는 방법이 개시되어 있다. 기판 상에 게이트 전극을 형성한다. 상기 게이트 전극의 표면 및 기판의 표면상에, 세정시에 기판 상에 리세스가 발생하는 것을 방지하기 위한 기판 보호막을 형성한다. 상기 기판 일부를 마스킹하는 마스크 패턴하고, 노출된 기판 표면 아래로 불순물을 주입하여 소오스 및 드레인 영역을 형성한다. 상기 마스크 패턴은 완전히 제거하면서, 상기 기판 보호막은 전부 또는 일부가 제거되도록, 상기 기판을 세정하여 모오스 트랜지스터를 형성한다. 따라서, 상기 기판 세정 시에 상기 기판 보호막에 의해 소오스 및 드레인 영역의 리세스를 방지할 수 있다.

Description

모오스 트랜지스터 제조 방법{METHOD FOR MANUFACTURING A MOS TRANSISTER}
본 발명은 모오스 트랜지스터의 제조 방법에 관한 것이다. 보다 상세하게는, 반도체 장치의 신뢰성이 향상된 모오스 트랜지스터의 제조 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
반도체 장치는 크게 메모리 장치와 비메모리 장치로 구분된다. 상기 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분된 다. 또한, 비메모리 장치는 로직 장치등을 포함한다.
상기 반도체 장치들은 일반적으로 하나의 셀 내에 하나 이상의 트랜지스터가 포함된다. 상기 각 셀들에 포함되는 트랜지스터의 온/오프 특성에 의해 각 셀들을 동작시킨다. 때문에, 상기 반도체 장치들의 설계시에 상기 트랜지스터의 동작 특성은 매우 중요하게 다루어진다. 또한, 상기 트랜지스터가 반도체 장치의 설계된 스펙(SPEC)들을 만족하는지 여부는 반도체 장치의 신뢰성에 매우 큰 영향을 끼친다.
그런데, 상기 반도체 장치들이 고집적화되면서, 상기 트랜지스터의 사이즈가 매우 축소되고 있다. 이러한 사이즈 축소에 의해서, 상기 트랜지스터는 제조 공정중에 이전에는 전혀 발생하지 않았거나 문제가 되지 않았던 요소들에 의해서도 불량들이 발생하고 있다. 이러한 불량은 반도체 장치의 신뢰성에 치명적인 악영향을 끼친다.
도 1a 내지 도 1c는 종래의 트랜지스터 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 엑티브 영역 및 필드 영역이 구분되어 있는 반도체 기판(10)상에 게이트 산화막 패턴(12) 및 폴리실리콘 패턴(14)이 적층되는 다수개의 게이트 구조물(16)들을 형성한다. 상기 게이트 구조물 및 기판 표면에 균일한 두께로, 상기 게이트 구조물(16)형성 시에 발생한 표면 손상을 큐어링하기 위한 재산화막(18)을 더 형성한다.
도 1b를 참조하면, 트랜지스터가 형성되어야 할 부위만 노출되도록 마스크 패턴(20)을 형성한다. 일반적으로, 상기 마스크 패턴(20)은 포토레지스트로 형성한다. 이어서, 상기 마스크 패턴(20) 및 게이트 구조물(16)들을 이온 주입 마스크로 하여 저농도로 도핑된 불순물을 주입한다. 이 때, 상기 불순물 주입 공정(24)은 상기 노출된 기판 표면으로부터 상기 불순물이 주입되는 영역의 깊이(D1)가 100 내지 500Å가 되도록 한다. 상기 불순물이 주입된 영역은 트랜지스터의 소오스 또는 드레인 영역(22)이 된다.
도 1c를 참조하면, 상기 마스크 패턴(20)을 제거하고, 기판(10) 표면을 세정하기 위한 세정 공정을 수행한다. 그런데, 상기 기판 세정 공정을 수행하면, 상기 마스크 패턴(20)뿐만 아니라 상기 기판(10) 표면도 일정 두께만큼 제거되어리세스(recess, 26)가 발생한다.
상기 기판(10) 표면에 리세스(26)가 발생함에 따라, 상기 소오스 및 드레인 영역(22a)의 깊이(D2)가 감소하게 된다. 특히, 최근의 트랜지스터는 게이트 길이의 축소에 따라 상기 불순물을 주입하는 깊이가 더욱 얇아지고 있기 때문에, 상기 기판의 리세스(26)에 의한 소오스 및 드레인 영역(22)의 깊이 감소는 더욱 심화되고 있다. 이러한 소오스 및 드레인 영역(22)의 깊이 감소는 상기 소오스 및 드레인 영역(22) 내의 불순물 이온의 농도 감소를 초래하여 전기적인 저항이 증가하는 문제를 발생시킨다. 또한, 상기 반도체 기판의 각 영역별로 균일하게 깊이 감소가 이루어지지 않기 때문에, 상기 반도체 기판에 형성된 트랜지스터의 특성의 편차가 발생하게 된다.
상기 기판 표면의 리세스를 방지하는 방법으로서, 도 2에 도시된 바와 같이 상기 게이트 구조물(16) 형성 시에 발생한 표면 손상을 큐어링하기 위한 재산화막(18)을 더 두껍게 형성하는 것을 생각할 수 있다. 그런데, 상기 재산화막(18)을 형성하는 중에 상기 게이트 산화막(12)의 양단에는 버즈 비크(A)가 발생한다. 상기 버즈 비크(A)에 의해 게이트 산화막(12)의 두께는 증가하게 되고, 이러한 게이트 산화막(12)의 두께 증가는 트랜지스터의 문턱 전압을 높이게된다. 즉, 상기 재산화막(18)을 두껍게 형성할수록 이러한 버즈 비크(A)는 더욱 두껍게 발생하기 때문에, 상기 재산화막(18)의 두께를 증가시키는 데는 한계가 있다.
따라서, 본 발명의 목적은 반도체 장치에서 신뢰성이 향상된 모오스 트랜지스터를 제조하는 방법을 제공하는데 있다.
도 1a 내지 도 1c는 종래의 트랜지스터 제조 방법을 설명하기 위한 단면도들이다.
도 2는 종래의 트랜지스터를 나타내는 단면도이다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 트랜지스터 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 106 : 게이트 구조물
108 : 재산화막 110 : 기판 보호막
112 : 제1 마스크 패턴 116 : N- 영역
118 : 제2 마스크 패턴 122 : P- 영역
124 : 실리콘 산화막 126 : 질화막 스페이서
128 : 제3 마스크 패턴 129 : N+ 영역
132 : 제4 마스크 패턴 136 : P+ 영역
상기한 목적을 달성하기 위하여 본 발명은,
기판 상에 게이트 절연막 패턴 및 도전막 패턴이 적층된 게이트 전극을 형성하는 단계;
상기 게이트 전극의 표면 및 기판의 표면상에, 세정시에 기판 상에 리세스가 발생하는 것을 방지하기 위한 기판 보호막을 형성하는 단계;
상기 기판 보호막이 형성되어 있는 기판의 일부를 마스킹하는 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 포함하는 기판에서, 노출된 기판 표면 아래로 불순물을 주입하여 소오스 및 드레인 영역을 형성하는 단계; 및
상기 마스크 패턴은 완전히 제거되면서, 상기 기판 보호막은 전부 또는 일부가 제거되도록, 상기 기판을 세정하는 단계를 수행하여 모오스 트랜지스터를 형성하는 방법을 제공한다.
상기한 목적을 달성하기 위한 또 다른 방법으로 본 발명은,
기판 상에 게이트 절연막 패턴 및 도전막 패턴이 적층된 게이트 전극들을 형성하는 단계;
상기 게이트 전극들의 표면 및 기판의 표면상에, 세정시에 기판 상에 리세스가 발생하는 것을 방지하기 위한 기판 보호막을 형성하는 단계;
상기 기판 보호막이 형성되어 있는 기판에서, 제1 영역을 선택적으로 오픈하고 나머지 영역은 마스킹하는 제1 마스크 패턴을 형성하는 단계;
상기 제1 영역에서 노출된 기판의 표면 아래로 제1 불순물 이온들을 1차 주입하는 단계;
상기 제1 마스크 패턴은 완전히 제거되면서, 상기 기판 보호막은 소정 두께만큼 남아있도록, 상기 기판을 1차 세정하는 단계;
상기 기판 보호막이 형성되어 있는 기판에서, 제2 영역을 선택적으로 오픈하고 나머지 영역은 마스킹하는 제2 마스크 패턴을 형성하는 단계;
상기 제2 영역에서 노출된 기판의 표면 아래로 제2 불순물 이온들을 1차 주입하는 단계;
상기 제2 마스크 패턴은 완전히 제거되면서, 상기 기판 보호막은 일부 또는 전부가 세정되도록 상기 기판을 2차 세정하는 단계;
상기 게이트 전극들의 표면 및 기판 표면에 실리콘 산화막을 형성하는 단계;
상기 실리콘 산화막이 형성된 게이트 전극의 측면에 실리콘 질화막 스페이서를 형성하는 단계;
상기 제1 영역에 선택적으로 제1 불순물 이온을 2차 주입하는 단계; 및
상기 제2 영역에 선택적으로 제2 불순물 이온을 2차 주입하는 단계를 수행하여 모오스 트랜지스터를 형성하는 방법을 제공한다.
상기 설명한 방법에 의하면, 세정 시에 기판 상에 리세스가 발생하는 것을 방지하기 위한 기판 보호막을 형성하고 난 후에 불순물 이온의 주입 및 세정 공정을 수행한다. 때문에, 상기 세정 공정에 의해 기판 표면에 발생하는 리세스를 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3a 내지 도 3k는 본 발명의 일실시예에 따른 트랜지스터 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 통상의 소자분리 공정, 예컨대 개량된 실리콘 부분 산화(LOCOS) 공정 또는 트랜치 소자 분리 공정등에 의해 반도체 기판(100) 상에 필드 산화막(100a)을 형성하여 상기 기판(100)을 액티브 영역과 필드 영역으로 구분한다.
이어서, 상기 기판(100)상에 30 내지 100Å 정도의 얇은 게이트 산화막을 성장시킨 후, 그 상부에 게이트 전극으로 사용하기 위한 도전막을 형성한다. 상기 도전막은 일반적으로 통상의 도핑 공정, 예컨대 확산 공정, 이온주입 공정 또는 인-시튜 도핑 공정에 의해 고농도의 불순물로 도핑된 폴리실리콘층으로 형성한다. 도시하지는 않았지만, 상기 도전막은 폴리실리콘층과 금속 실리사이드층이 적층된 복합막으로 형성하거나, 또는 폴리실리콘층과 금속층이 적층된 복합막으로도 형성할 수 있다. 또한, 도시하지는 않았지만, 상기 도전막 상에 하드 마스크층으로서 실리콘 질화막을 더 형성할 수도 있다. 이하에서는, 상기 도전막이 폴리실리콘층만으로 형성된 것을 예를 들면서 설명한다.
상기 도전막 및 게이트 산화막의 소정 부위를 순차적으로 식각하여, 게이트 산화막 패턴(102) 및 도전막 패턴(104)이 적층된 게이트 구조물(106)들을 형성한다. 상기 게이트 구조물(106)들의 길이(l)는 각각의 게이트 구조물(106)들로 이루어지는 각 트랜지스터의 특성 및 타입에 따라 서로 다를 수도 있다.
도 3b를 참조하면, 상기 게이트 구조물(106)들 및 기판(100)의 표면에 재산화막(108)을 형성하는 재산화 공정(re-oxidation)을 수행한다.
상기 재산화 공정은 상기 게이트 구조물(106)들을 형성하기 위해 식각 공정 시에, 고에너지의 이온 충격으로 야기된 기판(100) 및 게이트 구조물(106)의 표면 손상(damage)을 큐어링(curing)하기 위하여 수행된다. 즉, 상기 게이트 구조물(106)이 형성되어 있는 반도체 기판(100)을 산화 분위기에서 열처리함으로서, 상기 기판 및 게이트 구조물(106)의 표면을 큐어링한다. 상기 재산화막(108)은 예컨대 실리콘 산화막 또는 산화 금속막 중에서 적어도 어느 하나의 막으로서 형성할 수 있다. 상기 실리콘 산화막은 고온 산화막(HTO), 중온 산화막(MTO)을 포함하고, 상기 산화 금속막은 Al2O3및 Ta2O5를 포함한다. 일반적으로, 상기 재산화막은 간단한 공정으로서 형성할 수 있는 실리콘 산화막으로 형성한다.
0.2㎛ 이하의 미세한 게이트 길이을 갖는 최근의 반도체 장치에서는 상기 재산화막(108)을 5 내지 50Å의 얇은 두께로 형성하여야 한다. 바람직하게는, 상기 재산화막(108)은 약 20Å의 두께로 형성한다. 만일, 상기 재산화막(108)의 두께가 너무 얇게 형성되면 막이 형성되는 공정 시간이 짧아져 기판(100)의 큐어링 효과가 감소되고, 상기 재산화막(108)의 두께가 너무 두꺼울 경우에는 게이트 산화막 패턴(102)의 양측 단부에 생성되는 버즈 비크에 의해 게이트 산화막 패턴(102)의두께가 증가한다. 더구나, 상기 게이트 구조물(106)의 길이가 감소될수록 상기 버즈 비크는 게이트 산화막 패턴(102)의 두께에 더욱 지배적인 영향을 준다.
상기 재산화 공정에 의해 상기 게이트 구조물(106) 및 반도체 기판(100)상에 실리콘 산화막을 형성하는 방법을 간략히 설명한다. 상기 게이트 구조물(106)이 형성되어 있는 반도체 기판(100)을 고온의 반응기 내에 인입한다. 상기 반응기 내에, 산화제인 산소 가스를 유입한다. 이 때, 상기 반응기 내부는 600 내지 1000℃의 온도 및 20 내지 760 Torr의 압력 조건을 갖는다. 그러면, 상기 반도체 기판(100) 및 게이트 구조물(106)의 표면에 포함되어 있는 실리콘과 산소 가스가 서로 반응하여, 상기 반도체 기판(100) 및 상기 게이트 구조물(106)의 표면에 실리콘 산화막이 형성된다.
그러나, 상기 재산화막 형성 공정은 경우에 따라 생략할 수도 있음을 알려둔다.
도 3c를 참조하면, 상기 재산화막(108)이 형성되어 있는 게이트 구조물(106) 및 기판(100) 표면상에, 이후의 세정 공정에서 기판 상에 리세스가 발생하는 것을 방지하기 위한 기판 보호막(110)을 형성한다. 상기 기판 보호막(110)은 이후의 기판 세정 공정 시에 사용하는 세정액에 대한 식각율이 1Å/min이내인 절연막으로서 형성하는 것이 바람직하다. 이에 대한 설명은 후술하기로 한다. 상기 기판 보호막(110)으로 사용될 수 있는 막은 예컨대 실리콘 질화막 또는 산화 금속막을 포함한다. 상기 기판 보호막(110)은 구체적으로, Si3N4, Al2O3또는 TaO5막으로 형성할 수 있다.
상기 기판 보호막(110)은 50Å 이내의 얇은 두께로 형성한다. 바람직하게는, 상기 기판 보호막(110)은 약 10Å의 두께로 얇게 형성한다. 상기 기판(100)상에는 재산화막(108) 및 기판 보호막(110)이 형성되어 있고, 이 후의 공정을 통해 상기 재산화막(108) 및 기판 보호막(110)이 형성되어 있는 기판 아래로 불순물 이온을 주입하여야 한다. 때문에, 상기 기판 보호막(110)이 너무 두꺼우면, 상기 불순물 이온이 정상적으로 기판 아래로 주입되지 못한다. 상기 기판 보호막(110)을 얇은 두께로 형성하기 위해, 상기 공정은 원자층 적층 방법으로 수행하는 것이 바람직하다. 상기 원자층 적층 방법은 단차진 프로파일 상에도 매우 얇은 두께로 막을 형성할 수 있는 장점이 있다. 또한, 증착 공정을 수행하기 위한 온도가 350 내지 600 ℃ 정도로 비교적 낮기 때문에, 기판 및 기판 상에 형성되어 있는 막들의 열적 버짓을 최소화할 수 있다.
상기 기판 보호막(110)을 원자층 적층 방법에 의해 Si3N4막으로 형성하기 위한 방법의 일 예를 개략적으로 설명한다. 상기 막 증착을 위한 제1 반응 가스로는 활성화된 DCS(SiCl2H2) 또는 트리스디메틸아미노실란(HSi[N(CH3)2]3)등을사용할 수 있다. 또한, NH3가스 또는 활성화된 NH3가스를 제2 반응가스로 사용한다. 이 때, 막의 적층 온도는 360 내지 600℃ 정도이다.
우선 상기 제1 반응 가스를 약 500sccm 정도의 플로우 레이트로 유입한다. 이때의 챔버 내의 압력은 수 Torr가 되고 챔버의 온도는 약 500℃로 유지하여 약30초 동안 수행한다. 이 후에, 상기 제1 반응 가스를 정화한다. 이어서, 상기 제2 반응 가스를 약 2000 sccm 정도의 플로우 레이트로 약 30초 동안 유입한다. 그리고, 상기 제1 반응 가스를 정화한다. 상기 일련의 과정을 원하는 두께의 막이 형성될 때까지 반복함으로서 상기 Si3N4막을 형성할 수 있다.
이어서, 상기 게이트 구조물(106)들을 N형 트랜지스터 또는 P형 트랜지스터로 형성하기 위한 공정을 수행한다. 일반적으로, 반도체 장치는 회로 구성에 따라 N형 트랜지스터 또는 P형 트랜지스터들이 혼재하여 형성된다. 또한, 상기 N형 또는 P형 트랜지스터도 회로 구성에 따라 각 영역별로 서로 다른 특성(예컨대, 문턱 전압 특성)을 갖도록 형성할 수 있다. 이하에서는, 하나의 기판 상에 LDD 구조의 N형 및 P형 트랜지스터를 각각 형성하는 공정을 예를 들면서 설명한다.
도 3d를 참조하면, 상기 기판 보호막(110)이 형성되어 있는 기판(100)에서, N형 트랜지스터로 형성되어야 하는 부위를 선택적으로 오픈시키는 제1 마스크 패턴(112)을 형성한다. 상기 제1 마스크 패턴(112)은 기판(100) 전면에 포토레지스트를 코팅하고, 노광 및 현상 공정을 거쳐 형성할 수 있다.
이어서, 상기 제1 마스크 패턴(112)이 형성되어 있는 기판(100) 상에 수 내지 수십keV의 낮은 에너지로 5족 불순물 이온을 주입(114)하여 저농도를 갖는 N웰을 형성한다. 이 때, 상기 5족 불순물 이온이 주입되는 깊이는 약 100 내지 500Å이 되도록 공정을 수행한다. 상기 5족 불순물 이온은 비소(As) 및 인(P)을 포함한다.
구체적으로, 기판 상의 셀 영역에 형성되는 N형 트랜지스터일 경우, 비소 이온을 약 3keV의 에너지로 약 3.0E15cm-1의 도즈량으로 주입한다. 상기 불순물을 주입하면, 상기 게이트 구조물(106) 양단의 기판 아래로 소오스/ 드레인 영역의 N- 영역(116)이 형성된다.
도 3e를 참조하면, 상기 제1 마스크 패턴(112)을 제거하는 1차 세정을 수행한다. 상기 제1 마스크 패턴(112)이 포토레지스트로 형성되어 있으므로, 상기 1차 세정 공정은 포토레지스트를 제거할 수 있는 세정액을 사용하여 기판(100)을 처리하는 방법으로 수행된다. 상기 세정액은 예컨대, 황산, 암모니아 및 과산화수소의 혼합용액 및 이들의 혼합용액을 사용한다. 상기 1차 세정 공정이 종료된 이 후에, 상기 기판 보호막(110)은 소정 두께만큼 남아있도록 한다. 만약 상기 기판 보호막(110)이 전부 제거되면, 이 후에 진행되는 세정 공정에서 기판(100)표면이 상기 세정액에 의해 일정 두께만큼 제거될 수도 있기 때문이다.
일반적으로, 상기 기판(100) 상에 형성되어 있는 제1 마스크 패턴을 완전히 제거하기 위해서는, 상기 기판(100)을 수 분 내지 수 십분간 세정액으로 처리하여야 한다. 그런데, 기 설명한 대로 상기 기판 보호막(110)은 50Å이내, 바람직하게는 약 10Å 정도의 얇은 두께로 형성되기 때문에, 장시간동안 수행되는 세정 공정 도중에 상기 얇은 기판 보호막(110)이 모두 제거되기 쉽다. 때문에, 상기 기판 보호막(110)은 상기 세정액에 의해 식각되는 속도가 매우 느린 것이 유리하다. 그러므로, 기 설명한 바대로, 상기 기판 보호막(110)은 상기 세정액에 의해 식각되는식각율이 1Å/min이내인 절연막으로서 형성하는 것이 바람직하다.
도 3f를 참조하면, 상기 기판 보호막(110)이 형성되어 있는 기판에서, P형 트랜지스터로 형성되어야 하는 부위를 선택적으로 노출시키는 제2 마스크 패턴(118)을 형성한다. 상기 제2 마스크 패턴(118)은 포토레지스트 패턴으로 형성한다.
이어서, 상기 제2 마스크 패턴(118)이 형성되어 있는 기판 상에 수keV 이하의 낮은 에너지로 3족 불순물 이온을 주입(120)하여 저농도를 갖는 P웰을 형성한다. 이 때, 상기 3족 불순물 이온이 주입되는 깊이는 약 100 내지 500Å이 되도록 공정을 수행한다. 상기 3족 불순물 이온은 붕소(B)를 포함한다.
구체적으로, 기판 상의 셀 영역에 형성되는 P형 트랜지스터일 경우, 붕소 이온을 약 0.5keV의 에너지로 주입한다. 상기 불순물을 주입하면, 상기 게이트 구조물(106) 양단의 기판 표면 아래로 소오스/드레인 영역의 P- 영역(122)이 형성된다.
도 3g를 참조하면, 상기 제2 마스크 패턴(118)을 제거하는 2차 세정을 수행한다. 상기 제2 마스크 패턴(118)이 포토레지스트로 형성되어 있으므로, 상기 2차 세정 공정은 포토레지스트를 제거할 수 있는 세정액을 사용하여 기판을 처리하는 방법으로 수행된다. 상기 세정액은 예컨대, 황산, 암모니아 및 과산화수소의 혼합용액 및 이들의 혼합용액을 사용한다.
만일, 상기 2차 세정 공정이 종료된 이 후에, 바로 불순물 주입 공정이 계속진행되는 경우에는 상기 기판 보호막(110)은 소정 두께만큼 남아있도록 한다. 그러나, 상기 2차 세정 공정이 후에 바로 불순물 주입 공정이 이어지지 않는다면, 상기기판 보호막(110)이 거의 모두 제거되더라도 상관없다. 본 실시예에서는 상기 2차 세정 공정 이 후에 바로 불순물 주입 공정이 이어지지 않으므로, 도시한 바와 같이 상기 2차 세정에 의해 상기 기판 보호막(110) 하부의 재산화막(108)은 제거되지 않으면서 상기 기판 보호막만이 제거되도록 한다.
도 3f 내지 도 3g를 참조로 설명한 공정들을 먼저 수행하고, 이어서, 상기 도 3d 내지 도 3e를 참조로 설명한 공정들을 수행하는 것도 가능하다. 또한, 상기 반도체 기판의 각 영역별로 동작 특성이 다른 N형 또는 P형 트랜지스터들을 형성하기 위하여 상기 3족 및 5족 불순물 이온 주입 공정 및 세정 공정을 1회 이상 더 추가할 수도 있다.
상기 불순물 주입 공정을 수행하면, 상기 이온들의 충돌 에너지에 의해 기판(100) 표면의 실리콘 원자 결합들이 깨진다. 때문에, 상기 이온들이 주입된 부위의 기판(100)은 상기 세정액에 의해 더욱 빠르게 식각되는 특성이 있다. 그런데, 상기 마스크 패턴을 제거하는 세정 공정은 불순물 주입 공정과 동일한 회수로 수 회에 걸쳐 수행되기 때문에, 상기 기판이 더욱 깊게 식각되어 불순물 영역의 리세스 발생이 더욱 심각해진다.
상기 기판 보호막(110)도 역시 상기들의 충돌 에너지에 의해 어택(attack)을 받는다. 그러나, 상기 기판 보호막(110)이 어택을 받더라도 막의 특성상 상기 세정액에 의해 상대적으로 느리게 식각된다. 때문에, 수 회의 세정 공정이 완료되기 이전에는 상기 기판 보호막(110)이 소정 두께만큼 남아있다. 즉, 상기 세정 공정들이 수행되는 중에는 상기 기판 표면상에 기판 보호막(110)이 남아있기 때문에, 상기세정액에 의해 기판이 식각되어 불순물 영역에서 리세스가 발생하는 것을 방지할 수 있다.
도 3h를 참조하면, 상기 게이트 구조물(106)의 측면과 상부면 및 기판의 상부면에 실리콘 산화막(124)을 약 100Å의 두께로 형성한다. 상기 실리콘 산화막(124)은 예컨대 중온 산화막(MTO)으로 형성할 수 있다. 구체적으로, 상기 중온 산화막은 700 내지 800℃ 및 0.5 내지 1 Torr 조건의 퍼니스에 기판을 인입하여 형성한다.
이어서, 상기 실리콘 산화막(124)의 상부면에 약 400 내지 800Å의 두께로 실리콘 질화막을 형성한다. 상기 실리콘 질화막을 이방성으로 식각하여, 상기 게이트 구조물의 양측면에 질화막 스페이서(126)를 형성한다.
상기 실리콘 산화막(124)은 상기 실리콘 질화막에 비해 유전율이 낮다. 때문에 상기 실리콘 산화막(124)을 형성한 이 후에 질화막 스페이서(126)를 형성하면, 상기 실리콘 산화막(124)없이 질화막 스페이서(126)를 형성하는 경우에 비해 상대적으로 기생 캐패시턴스가 감소되는 장점이 있다. 또한, 상기 실리콘 산화막(124)은 상기 실리콘 질화막 형성 시의 스트레스를 감소시키는 역할을 한다. 상기 질화막 스페이서(126) 사이에 형성되어 있는 실리콘 산화막(124)은 이 후의 공정에서 제거되어야 한다. 때문에, 상기 실리콘 산화막(124)은 후속 세정 공정들을 수행하면서 노출된 부위가 동시에 제거될 수 있도록 100Å 정도의 얇은 두께로 형성하는 것이 바람직하다.
도 3i를 참조하면, 상기 질화막 스페이서(126)들이 형성되어 있는 기판(100)상에 N형 트랜지스터로 형성되어야 하는 부위를 선택적으로 오픈시키는 제3 마스크 패턴(128)을 형성한다. 이어서, 상기 제3 마스크 패턴(128)이 형성되어 있는 5족 불순물 이온을 주입(130)한다. 상기 5족 불순물 이온은 상기 질화막 스페이서(126) 사이의 기판 아래로만 주입된다. 상기 5족 불순물 이온이 더 주입된 영역은 상대적으로 도핑 농도가 높아진다. 상기 5족 불순물 이온이 더 주입된 영역은 상기 소오스/ 드레인에서 N+ 영역(131)이 된다. 이어서, 상기 제3 마스크 패턴(128)을 제거하는 세정 공정을 수행한다. 상기 세정 공정 시에 상기 질화막 스페이서(126) 사이에 형성되어 있는 실리콘 산화막(124)도 일부 제거된다.
도 3j를 참조하면, 상기 질화막 스페이서(126)들이 형성되어 있는 기판(100) 상에 P형 트랜지스터로 형성되어야 하는 부위를 선택적으로 오픈시키는 제4 마스크 패턴(132)을 형성한다. 이어서, 상기 제4 마스크 패턴(132)이 형성되어 있는 3족 불순물 이온을 주입(134)한다. 상기 3족 불순물 이온은 상기 질화막 스페이서(126) 사이의 기판 아래로만 주입된다. 상기 3족 불순물 이온이 더 주입된 영역은 상대적으로 도핑 농도가 높아진다. 상기 3족 불순물 이온이 더 주입된 영역은 상기 소오스/드레인에서 P+ 영역(136)이 된다.
도 3k를 참조하면, 상기 제4 마스크 패턴(132)을 제거한다. 상기 세정 공정 시에 상기 질화막 스페이서(126) 사이에 형성되어 있는 실리콘 산화막(124)도 일부 제거된다.
상기 설명한 공정들을 수행하면, 소오스/ 드레인의 N- 및 P- 영역에서의 기판 리세스가 거의 없는 LDD구조의 트랜지스터를 형성할 수 있다. 이러한 구조의 트랜지스터는 SRAM 장치나 로직 장치에서 더욱 유용하게 사용할 수 있다. 또한, 상기 트랜지스터 제조 공정은 상기 트랜지스터의 게이트 길이 및 게이트 간의 간격이 매우 조밀한 반도체 장치에서 더욱 유용하게 적용된다.
상술한 바와 같이 본 발명에 의하면, 불순물의 주입 공정을 수행하기 이 전에 기판 보호막을 형성하여, 기판 세정 시에 불순물이 주입된 영역의 리세스를 방지한다. 따라서, 상기 불순물 영역의 깊이의 감소에 따른 전기적 저항 증가 및 트랜지스터의 특성 편차 등이 발생하는 것을 최소화할 수 있다. 이로 인해, 반도체 장치의 수율 향상 및 신뢰성 향상의 효과가 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 기판 상에 게이트 절연막 패턴 및 도전막 패턴이 적층된 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 표면 및 기판의 표면상에, 세정시에 기판 상에 리세스가 발생하는 것을 방지하기 위한 기판 보호막을 형성하는 단계;
    상기 기판 보호막이 형성되어있는 기판의 일부를 마스킹하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 포함하는 기판에서, 노출된 기판 표면 아래로 불순물을 주입하여상기 게이트 전극 양측의 기판 표면 아래에소오스 및 드레인을 형성하는 단계; 및
    상기 마스크 패턴은 완전히 제거하면서, 상기 기판 보호막은 전부 또는 일부가 제거되도록 상기 기판을 세정하는 단계를 수행하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  2. 제1항에 있어서, 상기 세정 공정은 상기 마스크 패턴이 제거되는 세정액에 의해 기판을 처리하여 수행하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  3. 제2항에 있어서, 상기 세정액은 황산, 암모니아 및 과산화 수소의 혼합 용액 또는 이들의 혼합 용액을 포함하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  4. 제1항에 있어서, 상기 기판 보호막은 상기 세정 공정시에 사용되는 세정액에 의해 식각되는 막의 식각율이 1Å/min 이내인 절연막으로 형성하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  5. 제1항에 있어서, 상기 기판 보호막은 5 내지 50Å의 두께로 형성하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  6. 제1항에 있어서, 상기 기판 보호막은 원자층 적층 방법에 의해 형성하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  7. 제1항에 있어서, 상기 기판 보호막은 실리콘 질화막, 금속 산화막 또는 실리콘 산화막 중 적어도 어느 하나로 형성하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  8. 제1항에 있어서, 상기 기판 보호막을 형성하기 이전에, 상기 게이트 전극 및 기판의 표면을 큐어링하는 재산화막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  9. 제8항에 있어서, 상기 재산화막은 5 내지 50Å의 두께로 형성하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  10. 제8항에 있어서, 상기 재산화막은 실리콘 산화막 또는 산화 금속막 중 적어도 어느 하나의 막으로 형성하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  11. 제1항에 있어서, 상기 기판 저면에 소오스 및 드레인 영역의 깊이는 100 내지 500Å이 되도록 불순물을 주입하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  12. 제1항에 있어서, 상기 도전막 패턴은 폴리실리콘막, 폴리실리콘 및 금속 실리사이드막이 적층된 복합막 또는 폴리실리콘 및 금속막이 적층된 복합막 중 어느 하나로 형성하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  13. 제1항에 있어서, 상기 기판을 세정하는 단계를 수행한 이 후에,
    상기 게이트 전극의 측면에 실리콘 산화막을 형성하는 단계;
    상기 실리콘 산화막이 형성되어 있는 게이트 전극의 측면에 질화막 스페이서를 형성하는 단계; 및
    상기 질화막 스페이서가 형성되어 있는 상기 게이트 전극을 마스크로 하여, 상기 기판 상에 불순물을 더 주입하는 단계를 더 수행하는 것을 특징으로 하는 모오스 트랜지스터의 형성 방법.
  14. 제13항에 있어서, 상기 실리콘 산화막은 중온 산화막을 포함하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  15. 기판 상에 게이트 절연막 패턴 및 도전막 패턴이 적층된 게이트 전극들을 형성하는 단계;
    상기 게이트 전극들의 표면 및 기판의 표면상에, 세정시에 기판 상에 리세스가 발생하는 것을 방지하기 위한 기판 보호막을 형성하는 단계;
    상기 기판 보호막이 형성되어 있는 기판에서, 제1 영역을 선택적으로 오픈하고 나머지 영역은 마스킹하는 제1 마스크 패턴을 형성하는 단계;
    상기 제1 영역에서 노출된 기판의 표면 아래로 제1 불순물 이온들을 1차 주입하는 단계;
    상기 제1 마스크 패턴은 완전히 제거하면서, 상기 기판 보호막은 소정 두께만큼 남아있도록, 상기 기판을 1차 세정하는 단계;
    상기 기판 보호막이 형성되어 있는 기판에서, 제2 영역을 선택적으로 오픈하고 나머지 영역은 마스킹하는 제2 마스크 패턴을 형성하는 단계;
    상기 제2 영역에서 노출된 기판의 표면 아래로 제2 불순물 이온들을 1차 주입하는 단계;
    상기 제2 마스크 패턴은 완전히 제거하면서, 상기 기판 보호막은 일부 또는전부가 세정되도록 상기 기판을 2차 세정하는 단계;
    상기 게이트 전극들의 표면 및 기판 표면에 실리콘 산화막을 형성하는 단계;
    상기 실리콘 산화막이 형성된 게이트 전극의 측면에 실리콘 질화막 스페이서를 형성하는 단계;
    상기 제1 영역에 선택적으로 제1 불순물 이온을 2차 주입하는 단계; 및
    상기 제2 영역에 선택적으로 제2 불순물 이온을 2차 주입하는 단계를 수행하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  16. 제15항에 있어서, 상기 기판 보호막은 상기 1차 및 2차 세정 공정시에 사용되는 세정액에 의해 식각되는 막의 식각율이 1Å/min 이내인 절연막으로 형성하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  17. 제15항에 있어서, 상기 기판 보호막은 5 내지 50Å의 두께로 형성하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  18. 제15항에 있어서, 상기 기판 보호막은 원자층 적층 방법에 의해 형성하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  19. 제15항에 있어서, 상기 기판 보호막은 실리콘 질화막 또는 금속 산화막 중 적어도 어느 하나로 형성하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  20. 제15항에 있어서, 상기 기판 보호막을 형성하기 이전에, 상기 게이트 전극 및 기판 표면을 큐어링하는 재산화막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  21. 제20항에 있어서, 상기 재산화막은 5 내지 50Å의 두께로 형성하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  22. 제20항에 있어서, 상기 재산화막은 실리콘 산화막 또는 산화 금속막 중 적어도 어느 하나의 막으로 형성하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
  23. 제15항에 있어서, 상기 실리콘 산화막은 중온 산화막을 포함하는 것을 특징으로 하는 모오스 트랜지스터 형성 방법.
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