CN111477590A - 栅极制作方法 - Google Patents

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Abstract

本发明涉及栅极制作方法，涉及半导体制造技术，在伪栅极形成之后，形成一层第一氮化层，第一氮化层覆盖伪栅极的顶部、位于伪栅极两侧的侧墙的顶部和侧面以及位于伪栅极之间的区域，然后通过沉积工艺形成一层覆盖第一氮化层的表面的第一氧化层，而避免在后续工艺中第一氮化层被蚀穿，进而保护锗硅层不被损坏，而提高器件性能。

Description

栅极制作方法
技术领域
本发明涉及半导体制造技术，尤其涉及一种栅极制作方法。
背景技术
HKMG工艺如28nm的HKMG是半导体器件制造的常用工艺，其需要同时形成高介电常数(HK)的栅介质层以及形成金属栅(MG)。
具体的，请参阅图1，图1为一实施例的半导体器件制造过程之一的示意图。如图1所示，在现有HKMG工艺通常会采用到后金属栅极工艺，在后金属栅极工艺中，通常采用多晶硅栅211作为伪栅极结构来形成器件的栅介质层、沟道区、和源漏区，之后再进行金属栅的置换，即将多晶硅栅211去除，再用金属填充多晶硅栅211去除的区域形成金属栅。在多晶硅栅211的顶部通常还形成有包括氮化层212和氧化层213叠加的硬质掩模层，多晶硅栅211、氮化层212和氧化层213共同形成伪栅极210，因此在多晶硅栅211去除之前需要将硬质掩模层的氧化层213去除。在28nm HKMG工艺中，为避免在去除伪栅极210的硬质掩模层的氧化层213的过程中对有源区等其他区域造成损伤，会通过一道包括光刻胶回刻刻蚀(PREB)的光刻工艺，以将半导体衬底100上的大块多晶硅栅以及除大块多晶硅栅之外的多晶硅栅上的光刻胶打开，且能克服大块多晶硅栅上的光刻胶负载问题，所述大块多晶硅栅通常为位于P阱(PW)120上的伪栅极的多晶硅栅，P阱(PW)120上的伪栅极与位于N阱(NW)110的上的伪栅极210的结构相同。
通常在形成位于N阱(NW)的半导体器件的伪栅极210两侧的有源区中形成器件的源区和漏区的过程中包括组件增强工艺，如锗硅工艺，形成锗硅层250，以提高位于N阱(NW)的半导体器件(PMOS器件)的性能。另在进行光刻工艺前，通常还形成一层第一氮化层310，第一氮化层310覆盖伪栅极210的顶部、位于伪栅极210两侧的侧墙240的顶部和侧面以及位于伪栅极210之间的区域，以避免光刻工艺尤其是光刻胶回刻刻蚀损坏锗硅层250。且在一实施例中，在第一氮化层310形成后，还会使用O2或O3对第一氮化层310进行表面处理，这样会在第一氮化层310表面形成一层氧化层，此过程会消耗一定厚度的第一氮化层310，且第一氮化层310由于形成工艺的原因可能存在厚度不均匀的问题，如部分区域的第一氮化层非常薄，则在使用O2或O3对第一氮化层310进行表面处理形成氧化层过程中或在之后的光刻胶回刻刻蚀过程中，存在将第一氮化层310蚀穿的风险，而造成锗硅层250损坏，而影响半导体器件性能。
发明内容
本发明提供的一种栅极制作方法，包括：S1：提供一半导体衬底，在半导体衬底中形成场氧化层，由所述场氧化层隔离出有源区，在有源区中形成P阱区域和N阱区域；S2：在半导体衬底表面依次形成栅介质层、多晶硅栅、氮化层和氧化层，氮化层和氧化层叠加形成硬质掩模层，进行光刻刻蚀形成多个伪栅极，各所述伪栅极由刻蚀后的所述栅介质层、所述多晶硅栅和所述硬质掩模层叠加而成，所述伪栅极包括位于P阱区域的伪栅极和位于N阱区域的伪栅极；S3：在各所述伪栅极的侧面形成侧墙；S4：在所述伪栅极两侧的有源区中形成器件的源区和漏区，在形成位于N阱区域的伪栅极两侧的源区和漏区的过程中包括锗硅工艺，以在位于N阱区域的伪栅极两侧的源区和漏区形成锗硅层；S5：形成一层第一氮化层，第一氮化层覆盖伪栅极的顶部、位于伪栅极两侧的侧墙的顶部和侧面以及位于伪栅极之间的区域；S6：通过沉积工艺形成一层第一氧化层，第一氧化层覆盖第一氮化层的表面；S7：形成一层光刻胶，光刻胶覆盖第一氧化层的表面，并进行包括光刻胶回刻刻蚀的光刻刻蚀工艺，以去除所述硬质掩模层；以及S8：进行侧墙修整刻蚀工艺，在侧墙修整刻蚀工艺过程中去除第一氧化层。
更进一步的，所述半导体衬底为硅衬底。
更进一步的，所述栅介质层包括高介电常数层。
更进一步的，位于P阱区域的伪栅极用于形成n型场效应晶体管，位于N阱区域的伪栅极用于形成p型场效应晶体管。
更进一步的，所述侧墙为氮化层。
更进一步的，第一氮化层的厚度约为45埃米至55埃米之间。
更进一步的，第一氧化层的厚度约为30埃米至50埃米之间。
更进一步的，所述沉积工艺为化学气相沉积工艺。
更进一步的，在步骤S7中所述第一氮化层不会被蚀穿。
更进一步的，在侧墙修整刻蚀工艺过程利用包含稀释氢氟酸溶液的药液进行标准清洗流程以去除第一氧化层。
本发明提供的栅极制作方法，在伪栅极形成之后，形成一层第一氮化层，第一氮化层覆盖伪栅极的顶部、位于伪栅极两侧的侧墙的顶部和侧面以及位于伪栅极之间的区域，然后通过沉积工艺形成一层覆盖第一氮化层的表面的第一氧化层，而避免在后续工艺中第一氮化层被蚀穿，进而保护锗硅层不被损坏，而提高器件性能。
附图说明
图1为一实施例的半导体器件制造过程之一的示意图。
图2为本发明一实施例的栅极制作方法过程之一的示意图。
图中主要元件附图标记说明如下：
100、半导体衬底；102、场氧化层；110、N阱区域；120、P阱区域；201、栅介质层；211、多晶硅栅；212、氮化层；213、氧化层；210、伪栅极；240、侧墙；310、第一氮化层；410、第一氧化层；250、锗硅层。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明一实施例中，在于提供一种栅极制作方法，以提高半导体器件(尤其是p型场效应晶体管)的性能。本发明一实施例的栅极制作方法包括：S1：提供一半导体衬底，在半导体衬底中形成场氧化层，由所述场氧化层隔离出有源区，在有源区中形成P阱区域和N阱区域；S2：在半导体衬底表面依次形成栅介质层、多晶硅栅、氮化层和氧化层，氮化层和氧化层叠加形成硬质掩模层，进行光刻刻蚀形成多个伪栅极，各所述伪栅极由刻蚀后的所述栅介质层、所述多晶硅栅和所述硬质掩模层叠加而成，所述伪栅极包括位于P阱区域的伪栅极和位于N阱区域的伪栅极；S3：在各所述伪栅极的侧面形成侧墙；S4：在所述伪栅极两侧的有源区中形成器件的源区和漏区，在形成位于N阱区域的伪栅极两侧的源区和漏区的过程中包括锗硅工艺，以在位于N阱区域的伪栅极两侧的源区和漏区形成锗硅层；S5：形成一层第一氮化层，第一氮化层覆盖伪栅极的顶部、位于伪栅极两侧的侧墙的顶部和侧面以及位于伪栅极之间的区域；S6：通过沉积工艺形成一层第一氧化层，第一氧化层覆盖第一氮化层的表面；S7：形成一层光刻胶，光刻胶覆盖第一氧化层的表面，并进行包括光刻胶回刻刻蚀的光刻刻蚀工艺，以去除所述硬质掩模层；以及S8：进行侧墙修整刻蚀工艺，在侧墙修整刻蚀工艺过程中去除第一氧化层。
更具体的，请参阅图2，图2为本发明一实施例的栅极制作方法过程之一的示意图。本发明一实施例的栅极制作方法，包括：
S1：如图2所示，提供一半导体衬底100，在半导体衬底100中形成场氧化层102，由所述场氧化层102隔离出有源区，在有源区中形成P阱(PW)区域120和N阱(NW)区域110。
在本发明一实施例中，所述半导体衬底100为硅衬底。
S2：如图2所示，在半导体衬底表面依次形成栅介质层201、多晶硅栅211、氮化层212和氧化层213，氮化层212和氧化层213叠加形成硬质掩模层，进行光刻刻蚀形成多个伪栅极210，各所述伪栅极210由刻蚀后的所述栅介质层201、所述多晶硅栅211和所述硬质掩模层叠加而成，所述伪栅极210包括位于P阱区域120的伪栅极210和位于N阱区域110的伪栅极210。
在本发明一实施例中，所述栅介质层201包括高介电常数层(HK)。
在本发明一实施例中，位于P阱区域120的伪栅极210用于形成n型场效应晶体管，位于N阱区域110的伪栅极210用于形成p型场效应晶体管。
S3：如图2所示，在各所述伪栅极210的侧面形成侧墙240。
在本发明一实施例中，所述侧墙240为氮化层。
S4：如图2所示，在所述伪栅极210两侧的有源区中形成器件的源区和漏区，在形成位于N阱区域110的伪栅极210两侧的源区和漏区的过程中包括锗硅工艺，以在位于N阱区域110的伪栅极210两侧的源区和漏区形成锗硅层250。
在本发明一实施例中，所述锗硅层250用于增强p型场效应晶体管的性能。
S5：如图2所示，形成一层第一氮化层310，第一氮化层310覆盖伪栅极210的顶部、位于伪栅极210两侧的侧墙240的顶部和侧面以及位于伪栅极210之间的区域。
在本发明一实施例中，第一氮化层310的厚度约为45埃米至55埃米之间。第一氮化层310用于避免锗硅层250损坏。
S6：如图2所示，通过沉积工艺形成一层第一氧化层410，第一氧化层410覆盖第一氮化层310的表面。
在本发明一实施例中，第一氧化层410的厚度约为30埃米至50埃米之间。在本发明一实施例中，所述沉积工艺为化学气相沉积工艺。
在本发明一实施例中，通过沉积工艺形成所述第一氧化层410，则省掉了现有技术中的使用O2或O3对第一氮化层310进行表面处理的工艺，因此不会消耗第一氮化层310，而避免了在使用O2或O3对第一氮化层310进行表面处理形成氧化层过程中或在之后的光刻胶回刻刻蚀过程中将第一氮化层310蚀穿的风险，进而避免了锗硅层250损坏的问题，从而提高半导体器件的性能。
S7：形成一层光刻胶，光刻胶覆盖第一氧化层410的表面，并进行包括光刻胶回刻刻蚀的光刻刻蚀工艺，以去除所述硬质掩模层。
在本发明一实施例中，由于第一氮化层310不会被蚀穿，则保护了锗硅层250。
S8：进行侧墙修整刻蚀(Slim)工艺，在侧墙修整刻蚀工艺过程中去除第一氧化层410。
在本发明一实施例中，在侧墙修整刻蚀工艺过程利用包含稀释氢氟酸溶液(DHF)的药液进行标准清洗流程以去除第一氧化层410。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种栅极制作方法，其特征在于，包括：
S1：提供一半导体衬底，在半导体衬底中形成场氧化层，由所述场氧化层隔离出有源区，在有源区中形成P阱区域和N阱区域；
S2：在半导体衬底表面依次形成栅介质层、多晶硅栅、氮化层和氧化层，氮化层和氧化层叠加形成硬质掩模层，进行光刻刻蚀形成多个伪栅极，各所述伪栅极由刻蚀后的所述栅介质层、所述多晶硅栅和所述硬质掩模层叠加而成，所述伪栅极包括位于P阱区域的伪栅极和位于N阱区域的伪栅极；
S3：在各所述伪栅极的侧面形成侧墙；
S4：在所述伪栅极两侧的有源区中形成器件的源区和漏区，在形成位于N阱区域的伪栅极两侧的源区和漏区的过程中包括锗硅工艺，以在位于N阱区域的伪栅极两侧的源区和漏区形成锗硅层；
S5：形成一层第一氮化层，第一氮化层覆盖伪栅极的顶部、位于伪栅极两侧的侧墙的顶部和侧面以及位于伪栅极之间的区域；
S6：通过沉积工艺形成一层第一氧化层，第一氧化层覆盖第一氮化层的表面；
S7：形成一层光刻胶，光刻胶覆盖第一氧化层的表面，并进行包括光刻胶回刻刻蚀的光刻刻蚀工艺，以去除所述硬质掩模层；以及
S8：进行侧墙修整刻蚀工艺，在侧墙修整刻蚀工艺过程中去除第一氧化层。
2.根据权利要求1所述的栅极制作方法，其特征在于，所述半导体衬底为硅衬底。
3.根据权利要求1所述的栅极制作方法，其特征在于，所述栅介质层包括高介电常数层。
4.根据权利要求1所述的栅极制作方法，其特征在于，位于P阱区域的伪栅极用于形成n型场效应晶体管，位于N阱区域的伪栅极用于形成p型场效应晶体管。
5.根据权利要求1所述的栅极制作方法，其特征在于，所述侧墙为氮化层。
6.根据权利要求1所述的栅极制作方法，其特征在于，第一氮化层的厚度约为45埃米至55埃米之间。
7.根据权利要求1所述的栅极制作方法，其特征在于，第一氧化层的厚度约为30埃米至50埃米之间。
8.根据权利要求1所述的栅极制作方法，其特征在于，所述沉积工艺为化学气相沉积工艺。
9.根据权利要求1所述的栅极制作方法，其特征在于，在步骤S7中所述第一氮化层不会被蚀穿。
10.根据权利要求1所述的栅极制作方法，其特征在于，在侧墙修整刻蚀工艺过程利用包含稀释氢氟酸溶液的药液进行标准清洗流程以去除第一氧化层。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160322476A1 (en) * 2015-04-29 2016-11-03 Shanghai Huali Microelectronics Corporation Method of manufacturing a fin field effect transistor
CN107346730A (zh) * 2016-05-05 2017-11-14 中芯国际集成电路制造(上海)有限公司 改善半导体器件性能的方法
CN107958927A (zh) * 2017-11-22 2018-04-24 上海华力微电子有限公司 一种金属栅填充的改善方法
CN108520865A (zh) * 2018-03-21 2018-09-11 上海华力集成电路制造有限公司 栅极的制造方法
CN109390235A (zh) * 2017-08-02 2019-02-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109637979A (zh) * 2018-12-19 2019-04-16 上海华力集成电路制造有限公司 栅极的制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160322476A1 (en) * 2015-04-29 2016-11-03 Shanghai Huali Microelectronics Corporation Method of manufacturing a fin field effect transistor
CN107346730A (zh) * 2016-05-05 2017-11-14 中芯国际集成电路制造(上海)有限公司 改善半导体器件性能的方法
CN109390235A (zh) * 2017-08-02 2019-02-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107958927A (zh) * 2017-11-22 2018-04-24 上海华力微电子有限公司 一种金属栅填充的改善方法
CN108520865A (zh) * 2018-03-21 2018-09-11 上海华力集成电路制造有限公司 栅极的制造方法
CN109637979A (zh) * 2018-12-19 2019-04-16 上海华力集成电路制造有限公司 栅极的制造方法

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