CN109390235A - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明提供一种半导体结构及其形成方法，其中方法包括：提供衬底，所述衬底上具有伪栅极结构，所述伪栅极结构包括：伪栅氧化层、位于伪栅氧化层上的伪栅极层和第一侧墙，所述第一侧墙位于所述伪栅极层的侧壁；在所述伪栅极结构的侧壁形成第二侧墙；在所述伪栅结构和第二侧墙两侧的半导体衬底内形成源漏掺杂区；在形成源漏掺杂区之后，在半导体衬底上形成介质层，所述介质层覆盖所述第二侧墙；去除所述伪栅极层和伪栅氧化层，在所述介质层内形成开口；在所述开口内形成栅极结构。本发明通过所述第二侧墙，以隔绝源漏掺杂区与栅极结构，从而降低栅极结构与源漏掺杂区发生短接的概率。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高元件密度以及更高集成度的方向发展，平面晶体管的栅极尺寸越来越小，从而栅极对沟道电流的控制能力变弱，容易产生短沟道效应，造成漏电流问题，进而影响半导体器件的电学性能。
为了进一步缩小器件尺寸、提高器件密度，在鳍式场效应晶体管的基础上，引入了高K金属栅晶体管，即以高K介质材料作为栅介质层，以金属材料作为栅极。所述高K金属栅晶体管采用后栅(gate last)工艺形成，其中一种后栅工艺是在去除伪栅极氧化层和伪栅极层后，以此形成栅极沟槽，再于栅极沟槽的内壁表面形成高K介质材料的栅介质层。
然而，无论是平面式的MOS晶体管还是鳍式场效应晶体管构成的半导体器件的电学性能和良率仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够优化半导半导体结构的电学性能提高良率。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底上具有伪栅极结构，所述伪栅极结构包括：伪栅氧化层、位于伪栅氧化层上的伪栅极层和第一侧墙，所述第一侧墙位于所述伪栅极层的侧壁；在所述伪栅极结构的侧壁形成第二侧墙；在所述伪栅结构和第二侧墙两侧的半导体衬底内形成源漏掺杂区；在形成源漏掺杂区之后，在半导体衬底上形成介质层，所述介质层覆盖所述第二侧墙；去除所述伪栅极层和伪栅氧化层，在所述介质层内形成开口；在所述开口内形成栅极结构。
可选的，所述第一侧墙暴露出所述伪栅氧化层的侧壁。
可选的，所述伪栅极结构的形成步骤包括：在衬底上形成伪栅氧化膜；在伪栅氧化膜上形成所述伪栅极层；在所述伪栅极层的侧壁形成第一侧墙；以所述第一侧墙和伪栅极层为掩膜，刻蚀所述伪栅氧化膜，形成伪栅氧化层。
可选的，所述第二侧墙的形成步骤包括：在所述伪栅结构和衬底上形成第二侧墙材料层；回刻蚀第二侧墙材料层，直至暴露出衬底表面，形成所述第二侧墙。
可选的，形成所述第二侧墙材料层的工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；回刻蚀所述第二侧墙材料层的工艺为各向异性的干法刻蚀工艺。
可选的，所述源漏掺杂区的形成步骤包括：在所述伪栅极结构和第二侧墙两侧的衬底中形成凹槽；通过外延生长工艺在所述凹槽中形成外延层；对所述外延层进行掺杂形成源漏掺杂区。
可选的，在形成所述介质层之前，还包括：在衬底、源漏掺杂区和伪栅结构的侧壁和顶部上形成停止层；所述介质层位于所述停止层表面。
可选的，所述介质层的形成步骤包括：在所述停止层表面形成介质膜；平坦化介质膜和停止层，直至露出伪栅结构的顶部。
可选的，所述衬底包括：基底、位于基底上的鳍部、以及位于基底上的隔离结构，所述隔离结构覆盖部分鳍部侧壁；所述伪栅结构横跨所述鳍部，且所述伪栅结构覆盖部分鳍部的侧壁和顶部。
可选的，所述第二侧墙的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅；所述第二侧墙的厚度为至
可选的，所述伪栅氧化层的厚度为至
可选的，去除所述伪栅氧化层的工艺为各向同性刻蚀工艺。
可选的，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
可选的，所述栅极结构的形成步骤包括：在所述开口的侧壁和所述界面层上形成栅介质层；在所述栅介质层上形成填充开口的栅极层；所述栅介质层的材料包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
可选的，所述栅极结构的形成步骤还包括：在形成所述栅介质层之前，在所述开口底部形成界面层；所述界面层的材料为氧化硅或氮氧化硅；所述界面层的厚度为至
可选的，所述栅极结构的形成步骤还包括：在形成所述栅介质层后，在所述开口内填充栅极层之前，在所述栅介质层上方形成功函数层。相应的，本发明还提供一种半导体结构，其特征在于，包括：衬底；位于所述衬底上的栅极结构；位于所述栅极结构侧壁的第一侧墙，所述第一侧墙暴露出部分栅极结构底部的侧壁；位于所述第一侧墙侧壁和栅极结构侧壁的第二侧墙；位于栅极结构、第一侧墙和第二侧墙两侧的源漏掺杂区；位于半导体衬底上的介质层，所述介质层覆盖所述栅极结构的侧壁。
可选的，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
可选的，所述第一侧墙的侧壁暴露出所述栅介质层的侧壁。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在本发明技术方案的半导体结构的形成方法中，在形成第一侧墙层之后，在包含第一侧墙的伪栅极结构的侧壁形成第二侧墙。在后续去除所述伪栅极氧化层和伪栅极层，形成开口的过程中，位于第一侧墙外侧的第二侧墙能起到阻挡作用，避免开口与源漏掺杂区连通。后续开口内填充栅极结构之后，栅极结构与的源漏掺杂区之间能够通过所述第二侧墙有效隔离，避免源漏掺杂区与栅极结构之间发生漏电，从而提高半导体结构的生产良率和器件性能。
附图说明
图1至图4是一种半导体结构的形成方法各步骤的结构示意图；
图5至图13是本发明实施例的半导体结构的形成过程的结构示意图。
具体实施方式
如背景技术所述，随着半导体器件的密度提高，尺寸缩小，半导体器件的电学性能仍有待提高。由于半导体器件的尺寸愈小，所述器件里栅极和源漏掺杂区的距离越近，短路的风险更大，对器件可靠性的影响更明显。以下将结合附图进行说明。
图1至图4是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供衬底100，所述衬底上具有鳍部101及隔离结构102，所述隔离结构102覆盖鳍部101部分侧壁；在所述衬底100表面形成伪栅氧化膜110，在所述伪栅氧化膜110上形成伪栅极层112，所述伪栅极层112的侧壁具有第一侧墙131，且所述第一侧墙131位于所述伪栅氧化膜110上。
请参考图2，形成所述第一侧墙131后，去除伪栅极层112和第一侧墙131两侧的鳍部101上的伪栅氧化膜110，形成伪栅氧化层111；所述伪栅氧化层111、所述伪栅极层112和所述第一侧墙131构成伪栅结构，所述伪栅结构横跨所述鳍部101，且所述伪栅结构覆盖所述鳍部101部分侧壁和顶部表面；在所述伪栅结构和第一侧墙131两侧的鳍部101内形成源漏掺杂区120；在所述伪栅结构、鳍部101、源漏掺杂区120和隔离结构102上形成层间介质层150，所述层间介质层150露出伪栅结构的顶部。
请参考图3，去除所述伪栅极层112和伪栅氧化层111，在层间介质层150内形成开口160。
请参考图4，在所述开口160内形成栅极结构，所述栅极结构包括：界面层170、位于界面层170上的高K栅介质层171、以及位于高K栅介质层上的功函数层172和栅极层173。
在上述实施例中，第一侧墙131位于伪栅氧化膜110上方，所述伪栅氧化膜110在回刻蚀形成第一侧墙131的过程中能够保护位于第一侧墙131两侧的鳍部101。后续去除鳍部101上第一侧墙131两侧的伪栅氧膜110以形成伪栅氧化层111，则所述第一侧墙侧壁131暴露出伪栅氧化层111的侧壁。由于源漏掺杂区120形成在第一侧墙131两侧，故所述伪栅氧化层111与源漏掺杂区120相连。去除所述伪栅氧化层111后，在开口160底部形成界面层，所形成的界面层170也和源漏掺杂区120相连。
然而，基于器件的性能要求所述界面层160厚度小于所述伪栅氧化层111厚度，使得界面层到第一侧墙底部具有一定的距离。而且，在形成高K栅介质层171的沉积过程中，由于阴影效应的影响，所形成的高K栅介质层171无法沉积到第一侧墙下方的区域，故造成第一侧墙131底部和界面层171间形成缝隙180(图4中虚线所示)。
由于高k栅介质层比较薄，当后续填充栅极层时，栅极层的材料容易穿透高k栅介质层进入所述缝隙内，从而导致所形成的栅极层173通过所述缝隙180与所述源漏掺杂区120发生连接。即高k栅介质层隔离作用有限，容易导致所述源漏掺杂区和所述栅极层发生漏电，进而导致半导体器件的电学性能和良率下降。
为了解决上述技术问题，本发明实施例通过在所述第一侧墙的侧壁形成第二侧墙，使得源漏掺杂区和栅极层之间能够有效隔离，解决了源漏掺杂区和栅极之间漏电和短接的问题。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图13是本发明一实施例中半导体器件形成过程的结构示意图。
参考图5，提供衬底200。
本实施例中，所述衬底包括：第一区域I和第二区域II。
本实施例中，所述第一区域I用于形成NMOS晶体管；所述第二区域II用于形成PMOS晶体管。在其他实施例中，所述第一区域还可以用于形成PMOS晶体管，所述第二区域还可以用于形成NMOS晶体管。
在本实施例中，所述衬底200包括基底201和位于基底201上的鳍部202。所述基底201上还具有隔离结构203，所述隔离结构203覆盖鳍部202的部分侧壁表面。
在本实施例中，所述鳍部202的形成步骤包括：提供半导体衬底；在所述半导体衬底的部分表面形成初始图形化层，所述初始图形化层需要覆盖形成鳍部202的对应位置和形状；以所述初始图形化层为掩膜，刻蚀所述半导体衬底，形成所述鳍部202。
所述半导体衬底的材料可以是单晶硅、多晶硅或者非晶硅；所述半导体衬底的材料也可以是硅、锗、锗化硅、砷化镓等半导体材料；所述半导体衬底还可以是绝缘体上的硅、锗、锗化硅、砷化镓等半导体材料。在本实施例中，所述半导体衬底为单晶硅衬底，即所述鳍部202和基底201的材料为单晶硅。
在本实施例中，所述初始图形化层为光刻胶层，采用涂布工艺和光刻工艺形成。
在另一实施例中，为了缩小所述鳍部202的特征尺寸，以及相邻鳍部202之间的距离，所述光刻胶层采用多重图形化掩膜工艺形成。
在一实施例中，在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部。
所述隔离结构203的形成步骤包括：在所述衬底201上形成初始隔离膜，所述初始隔离膜覆盖所述鳍部202的顶部表面；平坦化所述初始隔离膜；回刻蚀所述初始隔离膜，暴露出所述鳍部202的部分侧壁，形成隔离结构203。所述隔离结构203用于电学隔离相邻的鳍部202。
所述初始隔离膜的材料包括氧化硅或氮化硅。
在本实施例中，所述初始隔离膜的材料为氧化硅；回刻蚀后所述初始隔离膜的厚度是所述鳍部202高度的1/4～1/2。所述初始隔离膜的形成工艺为流体化学气相沉积工艺(Flowable Chemical Vapor Deposition，简称FCVD)。
在其他实施例中，所述初始隔离膜还能够采用等离子体增强化学气相沉积工艺(PECVD)或者高深宽比化学气相沉积工艺(HARP)。
所述平坦化工艺为化学机械抛光工艺(CMP)；在本实施例中，所述化学机械抛光工艺以直至暴露出所述鳍部202的顶部表面为止。
回刻蚀所述初始隔离膜的工艺为湿法刻蚀工艺或干法刻蚀工艺中的一种或两种组合。
在其它实施例中，所述半导体器件为平面式MOS晶体管，相应的，所述衬底200为平面式的半导体衬底。
继续参考图5，在所述隔离结构203和鳍部202上形成伪栅极氧化膜210；在伪栅氧化膜210上形成伪栅极层212。
所述伪栅极层212的形成步骤包括：在所述伪栅氧化膜210上形成伪栅极膜，在所述伪栅极膜表面形成图形化层，所述图形化层覆盖需要形成伪栅极结构的位置和形状；以所述图形化层为掩膜，刻蚀所述伪栅极膜，直至暴露出所述伪栅氧化膜的表面为止。
所述伪栅极氧化膜210的材料为氧化硅。所述伪栅氧化膜的厚度为30埃～35埃。
在本实施例中，所述伪栅极氧化膜的形成工艺为原位蒸汽生成工艺(In-SituSteam Generation，简称ISSG)。所述原位蒸汽生成工艺形成的伪栅极氧化层具有良好的阶梯覆盖能力，能够使所形成的伪栅极氧化膜紧密地覆盖于所述鳍部202的侧壁表面，且所形成的伪栅极氧化膜的厚度均匀。
在另一实施例中，所述伪栅极氧化膜的形成工艺为化学氧化工艺；所述化学氧化工艺的步骤包括：采用通入臭氧的水溶液对所述鳍部210暴露出的侧壁和顶部表面进行氧化，形成伪栅极氧化膜。
在本实施例中，所述伪栅极层212位于所述伪栅极氧化层211上，所述伪栅极层212的材料包括硅、非晶硅、多晶硅或掺杂的多晶硅。所述伪栅极膜的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。
在一实施例中，所述伪栅极膜采用低压化学气相沉积工艺(LPCVD)形成。
刻蚀所述伪栅极膜的工艺包括各向异性的干法刻蚀或湿法刻蚀。
本实施例中刻蚀所述伪栅极膜采用的各向异性的干法刻蚀，所述干法刻蚀工艺采用的刻蚀气体包括HBr和Ar，其中，HBr的流速为10sccm～1000sccm，Ar的流速为10sccm～1000sccm。
在一个实施例中，刻蚀伪栅极膜的工艺参数为：刻蚀气体为HBr、O2和Cl2，还向刻蚀腔室内通入He，刻蚀腔室压强为2mtorr至50mtorr，刻蚀的源功率为200W至2000W，刻蚀加偏压功率为10W至100W，HBr流量为50sccm至500sccm，O2流量为2sccm至20sccm，Cl2流量为10sccm至300sccm，He流量为50sccm至500sccm。
在其他实施例中，也可以采用湿法刻蚀工艺刻蚀伪栅极膜，所述湿法刻蚀工艺采用的刻蚀溶液可以是四甲基氢氧化氨(TMAH)溶液或KOH溶液。
在刻蚀伪栅极膜的过程中，伪栅氧化膜的作用是保护伪栅极层两侧的鳍部。
请参考图6，在所述伪栅极层212的侧壁形成第一侧墙231。
所述第一侧墙231用作保护所述伪栅极层212侧壁，避免后续形成的栅极层出现形貌缺陷，影响半导体结构的电学性能。
在本实施例中，所述第一侧墙231未覆盖所述伪栅极层212的顶部表面。
所述第一侧墙231的形成步骤包括：在所述伪栅氧化膜210上形成第一侧墙材料层，所述第一侧墙材料层覆盖所述鳍部202的部分侧壁表面和部分顶部表面以及所述伪栅极层212的侧壁和顶部表面；回刻蚀所述第一侧墙材料层，直至暴露出所述伪栅氧化膜210和所述伪栅极层212的顶部表面，在伪栅氧化膜210上形成覆盖于所述伪栅极层212侧壁的第一侧墙。
在一实施例中，所述第一侧墙231覆盖所述伪栅极层212的顶部表面。
所述第一侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述第一侧墙231的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
回刻蚀所述第一侧墙材料层的工艺为各向异性的干法刻蚀，所述干法刻蚀的工艺参数为：采用含氟的气体(例如CH3F、CH2F2或CHF3)、氩气和氧气，在刻蚀功率为200W-400W，刻蚀腔体的压强为30mtorr-200mtorr，刻蚀温度为40℃-60℃。
所述伪栅氧化膜210能够在回刻蚀所述第一侧墙材料层时保护第一侧墙两侧的鳍部。
请参考图7，以所述第一侧墙231和伪栅极层212为掩膜，刻蚀所述伪栅氧化膜210，形成伪栅氧化层211。
刻蚀所述伪栅氧化膜210后，在所述衬底200上形成伪栅极结构222，所述伪栅极结构222包括：伪栅氧化层211、位于伪栅氧化层上的伪栅极层212和第一侧墙231，所述第一侧墙231位于所述伪栅极层212的侧壁。
所述伪栅极结构222横跨所述鳍部202，覆盖鳍部202的部分顶部表面和部分侧壁表面。
本实施例中，刻蚀所述伪栅氧化膜的工艺为各向异性的干法刻蚀工艺，所述干法刻蚀工艺气体包括C4F8、CO和Ar，所述C4F8的气体流量为5sccm～10sccm，所述CO的气体流量为30sccm～70sccm，所述Ar的气体流量为80sccm～120sccm，压强为50mtorr～100mtorr；射频功率为700W～1000W。
请参考图8，在所述衬底200和伪栅极结构222上形成第二侧墙材料层240，所述第二侧墙材料层240覆盖所述隔离结构203表面、鳍部202部分侧壁表面和部分顶部表面以及伪栅极结构222侧壁及顶部表面。
所述第二侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。本实施例中第二侧墙材料层的形成工艺为原子层沉积工艺。
所述第二侧墙材料层240的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。所述第二侧墙材料层240的厚度为至所述第二侧墙材料层240厚度过薄时，对源漏掺杂区和后续形成的栅极层之间的漏电流阻挡效果差，无法形成有效隔离；所述第二侧墙材料层240厚度过厚时，会影响产品尺寸，同时会造成工艺浪费，影响生产效率。
请参考图9，回刻蚀所述第二侧墙材料层240，直至暴露出所述伪栅极结构222和所述鳍部202的顶部表面，在所述伪栅极结构222的侧壁形成第二侧墙241。
所述第二侧墙241能阻隔后续形成的栅氧化层和源漏掺杂区的连通，增强后续形成的栅极与源漏掺杂区之间的隔离效果，防止后续形成的栅极与源漏掺杂区之间的短接和漏电。
本实施例中所述第二侧墙241的材料为氮化硅或氮氧化硅；氮化硅或氮氧化硅相对于伪栅氧化膜的材料二氧化硅有很好的刻蚀选择比，可以实现很好的刻蚀效果。
在本实施例中，所述回刻蚀第二侧墙材料层的工艺为各向异性的干法刻蚀工艺。所述干法刻蚀的工艺参数为：采用含氟的气体(例如CH3F、CH2F2或CHF3)、氩气和氧气，在刻蚀功率为200W-400W，刻蚀腔体的压强为30mtorr-200mtorr，刻蚀温度为40℃-60℃。
请参考图10，在所述伪栅结构222和第二侧墙241两侧的鳍部202内形成源漏掺杂区220。
本实施例中，所述源漏掺杂区220的形成步骤包括：在伪栅极结构222两侧的鳍部202内形成凹槽(未示出)；采用选择性外延沉积工艺在所述凹槽内形成应力层；在所述应力层内掺杂离子，形成源漏掺杂区220。
在一实施例中，在形成所述第二侧墙241之前，对所述伪栅极结构222两侧的鳍部202内进行轻掺杂离子注入，在形成所述第二侧墙241之后，在伪栅极结构222两侧的鳍部202内形成凹槽；采用选择性外延沉积工艺在所述凹槽内形成应力层；在所述应力层内掺杂离子，形成源漏掺杂区。
在本实施例中，在所述应力层内掺杂离子的工艺为离子注入工艺。在其它实施例中，在所述应力层内掺杂离子的工艺为原位掺杂工艺、或原位掺杂工艺和离子注入工艺组合使用。
在本实施例中，第一区I用于形成NMOS晶体管时，所述第二区II的应力层材料为碳化硅，所述应力层内掺杂的离子为N型离子，且所述应力场为U型应力层。第二区II用于形成PMOS晶体管时，所述第一区I的应力层材料为硅锗，所述应力层内掺杂的离子为P型离子，且所述应力层为∑型应力层。
在其他实施例中，所述源漏掺杂区的形成工艺为：以所述伪栅极结构222和第二侧墙241为掩膜，采用离子注入工艺形成所述源漏掺杂区220。
请参考图11，形成源漏掺杂区220之后，在所述伪栅极结构222表面、源漏掺杂区220表面以及基底200上形成介质层270；所述介质层270覆盖所述第二侧墙241侧壁，暴露出伪栅极结构222的顶部。
本实施例中，在形成所述介质层270之前，还包括：在伪栅结构222表面、源漏掺杂区220表面以及基底200上形成停止层260；所述介质层270位于所述停止层260表面；所述停止层260和所述介质层270构成介质结构250。
所述停止层260作为后续源漏掺杂区间形成互连通孔时的刻蚀停止层。
所述介质结构250的形成步骤包括：在所述第二侧墙241和所述伪栅极结构222的表面形成停止膜，在所述停止膜上形成介质膜；平坦化所述停止膜和介质膜直至暴露出所述伪栅极结构222的顶部表面为止。
所述停止膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺的一种或多种组合。
所述停止层260的材料包括SiOBN、SiN、SiC、SiOF和SiON中的一种或多种组合。
所述介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺和原子层沉积工艺的一种或多种组合。
所述介质膜的材料包括氧化硅、氮化硅、氮氧化硅或碳氧化硅。
在一实施例中，形成所述介质层270的工艺为采用流体化学气相沉积工艺在所述停止膜上形成介质膜。所述形成工艺采用流体化学气相沉积填充的介质膜在初始具有流动性，能够充分填充于伪栅极结构之间，并且不易产生空隙等缺陷，从而保证半导体结构的电学性能。
请参考图12，去除所述伪栅极层212和伪栅氧化层211，在所述介质结构250内形成开口280。
在本实施例中，去除所述伪栅极层212的工艺为各向异性的干法刻蚀或湿法刻蚀，所述干法刻蚀工艺采用的刻蚀气体包括HBr和Ar，其中，HBr的流速为10sccm～1000sccm，Ar的流速为10sccm～1000sccm。在一个实施例中，刻蚀去除伪栅极层212的工艺参数包括：刻蚀气体为HBr、O2和Cl2，还向刻蚀腔室内通入He，刻蚀腔室压强为2毫托至50毫托，刻蚀的源功率为200瓦至2000瓦，刻蚀加偏压功率为10瓦至100瓦，HBr流量为50sccm至500sccm，O2流量为2sccm至20sccm，Cl2流量为10sccm至300sccm，He流量为50sccm至500sccm。
在其他实施例中，也可以采用湿法刻蚀工艺去除所述伪栅极层212，所述湿法刻蚀工艺采用的刻蚀溶液可以是四甲基氢氧化氨(TMAH)溶液或KOH溶液。
去除所述伪栅氧化层211的工艺为各向同性的湿法刻蚀，湿法刻蚀伪栅氧化层211的工艺参数包括：采用体积比为6:1的NH4F:HF溶剂刻蚀所述伪栅氧化膜，湿法刻蚀的时间为2sec～6sec。
去除伪栅氧化层211后，由于第一侧墙位于为伪栅氧化层211上方，第二侧墙241位于伪栅氧化层两侧，所述开口280暴露出第一侧墙231的侧壁和底部，鳍部的部分顶部和侧壁，同时暴露出第二侧墙241的部分侧壁。源漏掺杂区220位于第二侧墙241的两侧，故开口280与源漏掺杂区220由于第二侧墙241阻挡，无法连通。
请参考图13，在所述开口280(如图12所示)内形成栅极结构290。所述栅极结构290包括栅介质层291和位于所述栅介质层291上的栅极层292。
所述栅极结构290的形成工艺步骤包括：在所述介质结构250上和所述开口280的侧壁和底部表面形成栅介质膜；在所述栅介质膜上形成填充所述开口280的栅极膜；平坦化所述栅介质膜和栅极膜，直至暴露出所述介质结构250的顶部表面为止。
具体地，在所述开口280的底部和侧壁上形成栅介质层291，所述栅介质层291包括位于所述开口280底部的界面层293以及位于所述界面层表面的栅介质本体层294；在所述栅介质层291上形成填充开口的栅极层292。
所述界面层293形成于开口底部，能避免所述栅介质本体层294与所述鳍部202直接接触造成的不良影响。
所述界面层293的形成工艺为湿法氧化工艺。
所述界面层293的材料为氧化硅或氮氧化硅；所述界面层293的厚度为至所述界面层293的厚度过小时界面状态不好，界面层293厚度过厚时会使得器件阈值电压抬高，不符合器件需求。
本实施例中所述栅介质本体层294材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述栅介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺的一种或多种组合。本实施例中栅氧化膜的形成工艺为原子层沉积工艺。
所述栅极层292的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
所述栅极膜的形成工艺为物理气相沉积工艺和电镀工艺中的一种或两种组合。本实施例中所述栅极膜的形成工艺为物理气相沉积工艺。
本实施例中，去除所述伪栅介质层和伪栅极层形成开口的过程中，第二侧墙能够起到阻挡作用，避免开口与源漏掺杂区连通。在开口内形成栅极结构后，第一侧墙底部和界面层上方存在缝隙，通过形成第二侧墙，将所述缝隙与源漏掺杂区220隔离，防止栅极层的材料通过缝隙与源漏掺杂区220相连，从而避免源漏掺杂区与栅极层之间发生短接或漏电。
平坦化所述栅介质膜和栅极膜，用于去除所述介质结构250表面的栅介质膜和栅极膜，同时避免由于金属材料残留而在所述栅极层292顶部产生漏电流，从而保证所形成的半导体结构的电学性能稳定。
在本实施例中，在形成所述栅介质层291之后，形成栅极层292之前，还包括在所述栅介质层291的表面形成功函数层295。
所述功函数层295用于调节所形成半导体结构的阈值电压。
本实施例中，如果所述功函数层295用于形成PMOS晶体管，所述功函数层295的材料为氧化钛或氮化钛；如果所述功函数层295用于形成NMOS晶体管，所述功函数层295的材料为钛或钽。
本实施例中，形成所述功函数层295的工艺为化学气相沉积工艺。
相应的，本实施例还提供一种半导体结构，请参考图13，包括：
基底201，所述基底201上具有鳍部202，所述衬底200上具有覆盖所述鳍部202部分侧壁的隔离结构203；位于所述隔离结构203上的栅极结构290，所述栅极结构290横跨所述鳍部202且覆盖所述鳍部202的部分侧壁和顶部表面；位于所述栅极结构290侧壁的第一侧墙231，所述第一侧墙231暴露出部分栅极结构290底部的侧壁；位于所述第一侧墙231侧壁和栅极结构290侧壁的第二侧墙241；位于栅极结构290、第一侧墙231和第二侧墙241两侧的源漏掺杂区220；位于半导体衬底200上的介质结构250，所述介质结构250覆盖所述栅极结构290的侧壁，所述介质结构250暴露出所述栅极结构290的顶部表面。
所述第一侧墙231的侧壁暴露出所述栅介质层291的部分侧壁。
所述栅极结构290包括栅介质层291和位于所述栅介质层291上栅极层292。所述栅极结构290的材料、尺寸和结构均参考前述实施例。
所述介质结构250包括覆盖隔离结构203表面、源漏掺杂区220表面和第二侧墙侧壁的停止层260和位于所述停止层260表面的介质层270。所述介质结构250的材料、尺寸和结构均参考前述实施例。
所述第二侧墙241的厚度为20埃～100埃，所述第二侧墙241的材料、尺寸和结构均参考前述实施例。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有伪栅极结构，所述伪栅极结构包括：伪栅氧化层、位于伪栅氧化层上的伪栅极层和第一侧墙，所述第一侧墙位于所述伪栅极层的侧壁；
在所述伪栅极结构的侧壁形成第二侧墙；
在所述伪栅结构和第二侧墙两侧的半导体衬底内形成源漏掺杂区；
在形成源漏掺杂区之后，在半导体衬底上形成介质层，所述介质层覆盖所述第二侧墙；
去除所述伪栅极层和伪栅氧化层，在所述介质层内形成开口；
在所述开口内形成栅极结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一侧墙暴露出所述伪栅氧化层的侧壁。
3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述伪栅极结构的形成步骤包括：在衬底上形成伪栅氧化膜；在伪栅氧化膜上形成所述伪栅极层；在所述伪栅极层的侧壁形成第一侧墙；以所述第一侧墙和伪栅极层为掩膜，刻蚀所述伪栅氧化膜，形成伪栅氧化层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二侧墙的形成步骤包括：在所述伪栅结构和衬底上形成第二侧墙材料层；回刻蚀第二侧墙材料层，直至暴露出衬底表面，形成所述第二侧墙。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述第二侧墙材料层的工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；回刻蚀所述第二侧墙材料层的工艺为各向异性的干法刻蚀工艺。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述源漏掺杂区的形成步骤包括：在所述伪栅极结构和第二侧墙两侧的衬底中形成凹槽；通过外延生长工艺在所述凹槽中形成外延层；对所述外延层进行掺杂形成源漏掺杂区。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述介质层之前，还包括：在衬底、源漏掺杂区和伪栅结构的侧壁和顶部上形成停止层；所述介质层位于所述停止层表面。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述介质层的形成步骤包括：在所述停止层表面形成介质膜；平坦化介质膜和停止层，直至露出伪栅结构的顶部。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底包括：基底、位于基底上的鳍部、以及位于基底上的隔离结构，所述隔离结构覆盖部分鳍部侧壁；所述伪栅结构横跨所述鳍部，且所述伪栅结构覆盖部分鳍部的侧壁和顶部。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二侧墙的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅；所述第二侧墙的厚度为至
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅氧化层的厚度为至
12.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述伪栅氧化层的工艺为各向同性刻蚀工艺。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述栅介质层包括：位于所述开口底部的界面层以及位于所述界面层表面的栅介质本体层；所述栅介质本体层的材料包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述界面层的材料为氧化硅或氮氧化硅；所述界面层的厚度为至
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构的形成步骤包括：在所述开口内形成栅介质层，在所述栅介质层上形成填充所述开口的栅极层。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构的形成步骤还包括：在形成所述栅介质层后，在所述开口内填充栅极层之前，在所述栅介质层表面形成功函数层。
18.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底上的栅极结构；
位于所述栅极结构侧壁的第一侧墙，所述第一侧墙暴露出部分栅极结构底部的侧壁；
位于所述第一侧墙侧壁和栅极结构侧壁的第二侧墙；
位于栅极结构、第一侧墙和第二侧墙两侧的源漏掺杂区；
位于半导体衬底上的介质层，所述介质层覆盖所述栅极结构的侧壁。
19.如权利要求18所述的半导体结构，其特征在于，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
20.如权利要求18所述的半导体结构的形成方法，其特征在于，所述第一侧墙的侧壁暴露出所述栅介质层的侧壁。
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