JP5268792B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、相異なる動作電圧のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置及びその製造方法に関する。
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴い、ＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」と称す）の微細化及び高駆動能力化が求められている。
一方、エネルギー消費の削減及び携帯機器の長時間使用を目的に、半導体集積回路装置の低消費電力化が求められている。そのため、内部回路用ＭＩＳトランジスタは、動作電圧の低減が進められている。これに対し、ＩＯ（Input Output）用ＭＩＳトランジスタは、外部機器と接続する必要があるため、内部回路用ＭＩＳトランジスタの動作電圧よりも高い動作電圧が必要とされる。
そこで、相異なる動作電圧の第１，第２，第３のＭＩＳトランジスタを有する半導体装置が提案されている（例えば特許文献１参照）。以下に、従来の半導体装置の製造方法について、図３(a) 〜(c) 及び図４(a) 〜(b) を参照しながら説明する。図３(a) 〜図４(b) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。図３(a) 〜図４(b) に示す「第１，第２，第３のＭＩＳ領域」とは、第１，第２，第３のＭＩＳトランジスタが形成される領域をいう。第２のＭＩＳトランジスタの動作電圧は、第１のＭＩＳトランジスタの動作電圧よりも低く、且つ、第３のＭＩＳトランジスタの動作電圧よりも高い。
まず、図３(a) に示すように、半導体基板１００の上部に、素子分離領域１０１を選択的に形成する。これにより、半導体基板１００における第１，第２，第３のＭＩＳ領域に、素子分離領域１０１に囲まれた第１，第２，第３の活性領域１００ａ，１００ｂ，１００ｃが形成される。その後、第１，第２，第３の活性領域１００ａ，１００ｂ，１００ｃの上部領域に、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃを形成する。その後、ゲート絶縁膜形成のための１回目の熱酸化を行い、第１，第２，第３の活性領域１００ａ，１００ｂ，１００ｃ上に、第１のシリコン酸化膜形成膜１０３を形成する。
次に、図３(b) に示すように、フォトリソグラフィ法により、第１のシリコン酸化膜形成膜１０３上に、第１，第３のＭＩＳ領域を覆い第２のＭＩＳ領域を開口するレジストパターンＲｅ１を形成する。その後、レジストパターンＲｅ１をマスクにして、エッチング法により、第１のシリコン酸化膜形成膜１０３における第２のＭＩＳ領域に形成された部分を除去する。これにより、第２の活性領域１００ｂの表面を露出させる。その後、レジストパターンＲｅ１を除去する。
次に、図３(c) に示すように、ゲート絶縁膜形成のための２回目の熱酸化を行い、第２の活性領域１００ｂ上に、第１のシリコン酸化膜形成膜１０３よりも薄い膜厚を有する第２のシリコン酸化膜形成膜１０４を形成する。
次に、図４(a) に示すように、第１，第２のシリコン酸化膜形成膜１０３，１０４上に、第１，第２のＭＩＳ領域を覆い第３のＭＩＳ領域を開口するレジストパターンＲｅ２を形成する。その後、レジストパターンＲｅ２をマスクにして、エッチング法により、第１のシリコン酸化膜形成膜１０３における第３のＭＩＳ領域に形成された部分を除去する。これにより、第３の活性領域１００ｃの表面を露出させる。その後、レジストパターンＲｅ２を除去する。
次に、図４(b) に示すように、ゲート絶縁膜形成のための３回目の熱酸化を行い、第３の活性領域１００ｃ上に、第２のシリコン酸化膜形成膜１０４よりも薄い膜厚を有する第３のシリコン酸化膜形成膜１０５を形成する。
その後、図示を省略するが、第１，第２，第３のシリコン酸化膜形成膜１０３，１０４，１０５上に、ゲート電極形成膜（図示せず）を形成する。その後、ゲート電極形成膜及び第１，第２，第３のシリコン酸化膜形成膜１０３，１０４，１０５を順次パターニングする。これにより、第１の活性領域１００ａ上に、第１のシリコン酸化膜形成膜からなる第１のゲート絶縁膜（図示せず）、及びゲート電極形成膜からなる第１のゲート電極（図示せず）を順次形成する。第２の活性領域１００ｂ上に、第２のシリコン酸化膜形成膜からなる第２のゲート絶縁膜（図示せず）、及びゲート電極形成膜からなる第２のゲート電極（図示せず）を順次形成する。第３の活性領域１００ｃ上に、第３のシリコン酸化膜形成膜からなる第３のゲート絶縁膜（図示せず）、及びゲート電極形成膜からなる第３のゲート電極（図示せず）を順次形成する。このとき、既述の通り、第２のシリコン酸化膜形成膜１０４の膜厚は、第１のシリコン酸化膜形成膜１０３の膜厚よりも薄く、且つ、第３のシリコン酸化膜形成膜１０５の膜厚よりも厚いため、第２のゲート絶縁膜の膜厚は、第１のゲート絶縁膜の膜厚よりも薄く、且つ、第３のゲート絶縁膜の膜厚よりも厚い。
以上のようにして、従来の半導体装置を製造する。
特開２００２−３４３８７９号公報
しかしながら、従来の半導体装置では、以下に示す問題がある。
従来の半導体装置の製造方法では、図３(a) に示すように、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃを形成した後、１回目の熱酸化を行い、第１のシリコン酸化膜形成膜１０３を形成する。その後、図３(c) に示すように、２回目の熱酸化を行い、第２のシリコン酸化膜形成膜１０４を形成する。その後、図４(b) に示すように、３回目の熱酸化を行い、第３のシリコン酸化膜形成膜１０５を形成する。このように、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃの形成後に、３回の熱酸化を行う。そのため、３回の熱酸化の各時に、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃに含まれる導電型不純物が拡散されて、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃの不純物プロファイルが変動するという問題がある。
特に、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃに含まれる導電型不純物が拡散される拡散量は、１回目の熱酸化時が最も多く、２回目の熱酸化時、３回目の熱酸化時と順に少なくなる。その理由は、次に示す通りである。一般に、厚い酸化膜を形成するためには、薄い酸化膜の形成に比べて熱酸化時間を長くする、又は、酸化温度を高くする必要がある。この場合、熱酸化時間が短い場合、又は、酸化温度が低い場合に比べて、チャネル拡散層に含まれる導電型不純物が拡散され易い。第１のシリコン酸化膜形成膜１０３は、第２のシリコン酸化膜形成膜１０４よりも膜厚が厚いため、１回目の熱酸化は、２回目の熱酸化よりも長い時間が必要とされる。また、第２のシリコン酸化膜形成膜１０４は、第３のシリコン酸化膜形成膜１０５よりも膜厚が厚いため、２回目の熱酸化は、３回目の熱酸化よりも長い時間が必要とされる。そのため、１回目の熱酸化時間が最も長く、２回目の熱酸化時間、３回目の熱酸化時間と順に短くなる。
また、図３(a) に示すように、第１，第２，第３の活性領域１００ａ，１００ｂ，１００ｃにおける酸化された部分が、第１のシリコン酸化膜形成膜として消費される。そのため、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃの上部が、第１のシリコン酸化膜形成膜として消費される。その後、図３(b) に示すように、第１のシリコン酸化膜形成膜１０３における第２のＭＩＳ領域に形成された部分が除去される。そのため、第２のチャネル拡散層１０２ｂにおける第１のシリコン酸化膜形成膜として消費された部分が除去される。その後、図３(c) に示すように、第２の活性領域１００ｂにおける酸化された部分が、第２のシリコン酸化膜形成膜として消費される。そのため、第２のチャネル拡散層１０２ｂの上部が、第２のシリコン酸化膜形成膜として消費される。その後、図４(a) に示すように、第１のシリコン酸化膜形成膜１０３における第３のＭＩＳ領域に形成された部分が除去される。そのため、第３のチャネル拡散層１０２ｃにおける第１のシリコン酸化膜形成膜として消費された部分が除去される。その後、図４(b) に示すように、第３の活性領域１００ｃにおける酸化された部分が、第３のシリコン酸化膜形成膜として消費される。そのため、第３のチャネル拡散層１０２ｃの上部が、第３のシリコン酸化膜形成膜として消費される。そのため、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃの表面高さは、形成直後の第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃの表面高さよりも低く（言い換えれば、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃの深さは、形成直後の第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃの深さよりも浅く）、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃの不純物プロファイルが変動するという問題がある。
以上のように、３回の熱酸化の各時に、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃの不純物プロファイルが変動すると共に、上部がシリコン酸化膜形成膜として消費されることに起因して、第１，第２，第３のチャネル拡散層１０２ａ，１０２ｂ，１０２ｃの不純物プロファイルが変動するという問題がある。従って、所望の特性を有する第１，第２，第３のＭＩＳトランジスタを実現することができない。
前記に鑑み、本発明の目的は、相異なる動作電圧の第１，第２，第３のＭＩＳトランジスタを有する半導体装置において、第１，第２，第３のチャネル拡散層の不純物プロファイルの変動を抑制することである。
前記の目的を達成するために、本発明に係る半導体装置は、半導体基板における第１の活性領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極を有する第１導電型の第１のＭＩＳトランジスタと、半導体基板における第２の活性領域上に第２のゲート絶縁膜を介して形成された第１のゲート電極よりもゲート長の短い第２のゲート電極を有する第１導電型の第２のＭＩＳトランジスタと、半導体基板における第３の活性領域上に第３のゲート絶縁膜を介して形成された第２のゲート電極よりもゲート長の短い第３のゲート電極を有する第１導電型の第３のＭＩＳトランジスタとを備え、第１のゲート絶縁膜は、第１のシリコン酸化膜と第１のシリコン酸化膜上に形成された第１の高誘電率絶縁膜とからなり、第２のゲート絶縁膜は、第２のシリコン酸化膜と第２のシリコン酸化膜上に形成された第２の高誘電率絶縁膜とからなり、第３のゲート絶縁膜は、第３のシリコン酸化膜と第３のシリコン酸化膜上に形成された第３の高誘電率絶縁膜とからなり、第２のシリコン酸化膜は、第１のシリコン酸化膜と同じ膜厚を有し、且つ、第３のシリコン酸化膜よりも厚い膜厚を有していることを特徴とし、第１の活性領域における第１のゲート絶縁膜の下の領域に形成された第２導電型の第１のチャネル拡散層と、第２の活性領域における第２のゲート絶縁膜の下の領域に形成された第２導電型の第２のチャネル拡散層と、第３の活性領域における第３のゲート絶縁膜の下の領域に形成された第２導電型の第３のチャネル拡散層とをさらに備え、第２のチャネル拡散層は、第１のチャネル拡散層よりも高い不純物濃度を有し、且つ、第３のチャネル拡散層よりも低い不純物濃度を有していることが好ましい。
本発明に係る半導体装置によると、第１，第２のゲート絶縁膜の構成を、第１，第２のシリコン酸化膜と第１，第２の高誘電率絶縁膜との積層構成とする。これにより、第１のシリコン酸化膜の膜厚と第２のシリコン酸化膜の膜厚とを同じにすることができる。そのため、第１，第２，第３のチャネル拡散層の形成後に行う熱処理の回数を、第１，第２のシリコン酸化膜を形成する為の熱処理と、第３のシリコン酸化膜を形成する為の熱処理との計２回とし、従来に比べて、熱処理の回数を低減することができる。そのため、第１，第２，第３のチャネル拡散層に含まれる第２導電型不純物が拡散される回数を低減することができる。そのため、第１，第２，第３のチャネル拡散層の不純物プロファイルが変動することを抑制することができる。
加えて、第１，第２，第３のゲート絶縁膜の構成を、第１，第２，第３のシリコン酸化膜と第１，第２，第３の高誘電率絶縁膜との積層構成とし、従来に比べて、第１，第２，第３のシリコン酸化膜の膜厚を薄くすることができる。そのため、第１，第２のシリコン酸化膜を形成する為の熱処理に必要とされる時間を短くすると共に、第３のシリコン酸化膜を形成する為の熱処理に必要とされる時間を短くすることができる。そのため、２回の熱処理の各時に、第１，第２，第３のチャネル拡散層に含まれる第２導電型不純物が拡散される量を抑制し、第１，第２，第３のチャネル拡散層の不純物プロファイルが変動することを抑制することができる。
さらに、既述の通り、従来に比べて、第１，第２，第３のシリコン酸化膜の膜厚を薄くすることができる。そのため、第１，第２のシリコン酸化膜を形成する為の熱処理時に、第１，第２，第３のチャネル拡散層におけるシリコン酸化膜として消費される量を低減することができる。それと共に、第３のシリコン酸化膜を形成する為の熱処理時に、第３のチャネル拡散層におけるシリコン酸化膜として消費される量を低減することができる。そのため、第１，第２，第３のチャネル拡散層の表面高さが、形成直後の第１，第２，第３のチャネル拡散層の表面高さよりも低くなることを抑制し、第１，第２，第３のチャネル拡散層の不純物プロファイルが変動することを抑制することができる。
以上のように、熱処理回数の低減、及びシリコン酸化膜の薄膜化による熱処理時間の短縮により、第１，第２，第３のチャネル拡散層の不純物プロファイルが変動することを効果的に抑制することができる。従って、所望の特性を有する第１，第２，第３のＭＩＳトランジスタを実現することができる。
本発明に係る半導体装置において、第２のＭＩＳトランジスタの動作電圧は、第１のＭＩＳトランジスタの動作電圧よりも低く、且つ、第３のＭＩＳトランジスタの動作電圧よりも高いことが好ましい。
本発明に係る半導体装置において、第１の高誘電率絶縁膜、第２の高誘電率絶縁膜及び第３の高誘電率絶縁膜は、互いに同じ膜厚を有していることが好ましい。
本発明に係る半導体装置において、第１のゲート電極は、第１の金属膜と第１の金属膜上に形成された第１のシリコン膜とからなり、第２のゲート電極は、第２の金属膜と第２の金属膜上に形成された第２のシリコン膜とからなり、第３のゲート電極は、第３の金属膜と第３の金属膜上に形成された第３のシリコン膜とからなることが好ましい。
本発明に係る半導体装置において、第１の活性領域における第１のゲート電極の側方下の領域に形成された第１導電型の第１のエクステンション領域と、第２の活性領域における第２のゲート電極の側方下の領域に形成された第１導電型の第２のエクステンション領域と、第３の活性領域における第３のゲート電極の側方下の領域に形成された第１導電型の第３のエクステンション領域とをさらに備え、第２のエクステンション領域は、第１のエクステンション領域と同じ又はそれよりも高い不純物濃度を有し、且つ、第３のエクステンション領域よりも低い不純物濃度を有していることが好ましい。
このようにすると、第１，第２のエクステンション領域の不純物濃度が低いため、動作電圧の高い第１，第２のＭＩＳトランジスタにおいて、過剰なホットエレクトロンが発生することを抑制することができる。そのため、過剰なホットエレクトロンが第１，第２のゲート絶縁膜に入り込み、第１，第２のＭＩＳトランジスタの閾値電圧を変化させて、第１，第２のＭＩＳトランジスタの信頼性が低下することを抑制することができる。
一方、第３のエクステンション領域の不純物濃度が高いため、動作電圧の低い第３のＭＩＳトランジスタの駆動能力を向上させることができる。
本発明に係る半導体装置において、第１の高誘電率絶縁膜、第２の高誘電率絶縁膜及び第３の高誘電率絶縁膜は、比誘電率が１０以上の金属酸化物からなることが好ましい。
本発明に係る半導体装置において、第１のシリコン酸化膜及び第２のシリコン酸化膜は、膜厚が３ｎｍ以上であって且つ６ｎｍ以下であり、第３のシリコン酸化膜は、膜厚が０．８ｎｍ以上であって且つ１．２ｎｍ以下であることが好ましい。
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板における第１の活性領域上に、第１のシリコン酸化膜形成膜を形成すると共に、半導体基板における第２の活性領域上に、第１のシリコン酸化膜形成膜を形成する工程（ａ）と、工程（ａ）の後に、半導体基板における第３の活性領域上に、第１のシリコン酸化膜形成膜よりも薄い膜厚を有する第２のシリコン酸化膜形成膜を形成する工程（ｂ）と、第１のシリコン酸化膜形成膜及び第２のシリコン酸化膜形成膜上に、高誘電率絶縁膜形成膜を形成する工程（ｃ）と、高誘電率絶縁膜形成膜上にゲート電極形成膜を形成する工程（ｄ）と、ゲート電極形成膜、高誘電率絶縁膜形成膜、並びに第１のシリコン酸化膜形成膜及び第２のシリコン酸化膜形成膜を順次パターニングして、第１の活性領域上に、第１のシリコン酸化膜形成膜からなる第１のシリコン酸化膜と高誘電率絶縁膜形成膜からなる第１の高誘電率絶縁膜とを有する第１のゲート絶縁膜、及びゲート電極形成膜からなる第１のゲート電極を形成し、第２の活性領域上に、第１のシリコン酸化膜形成膜からなる第２のシリコン酸化膜と高誘電率絶縁膜形成膜からなる第２の高誘電率絶縁膜とを有する第２のゲート絶縁膜、及びゲート電極形成膜からなる第２のゲート電極を形成し、且つ、第３の活性領域上に、第２のシリコン酸化膜形成膜からなる第３のシリコン酸化膜と高誘電率絶縁膜形成膜からなる第３の高誘電率絶縁膜とを有する第３のゲート絶縁膜、及びゲート電極形成膜からなる第３のゲート電極を形成する工程（ｅ）とを備え、第２のゲート電極のゲート長は、第１のゲート電極のゲート長よりも短く、且つ、第３のゲート電極のゲート長よりも長いことを特徴とし、工程（ａ）の前に、第１のイオン注入により、第１の活性領域の上部領域に第２導電型の第１のチャネル拡散層を形成する工程（ｆ）と、工程（ａ）の前に、第２のイオン注入により、第２の活性領域の上部領域に第２導電型の第２のチャネル拡散層を形成する工程（ｇ）と、工程（ａ）の前に、第３のイオン注入により、第３の活性領域の上部領域に第２導電型の第３のチャネル拡散層を形成する工程（ｈ）とをさらに備え、第２のイオン注入におけるドーズ量は、第１のイオン注入におけるドーズ量よりも多く、且つ、第３のイオン注入におけるドーズ量よりも少ないことが好ましい。
本発明に係る半導体装置の製造方法によると、第１，第２のゲート絶縁膜の構成を、第１，第２のシリコン酸化膜と第１，第２の高誘電率絶縁膜との積層構成とする。これにより、第１のシリコン酸化膜の膜厚と第２のシリコン酸化膜の膜厚とを同じにすることができる。そのため、第１，第２，第３のチャネル拡散層の形成後に行う熱処理の回数を、第１，第２のシリコン酸化膜を形成する為の熱処理（言い換えれば、第１のシリコン酸化膜形成膜を形成する為の熱処理）と、第３のシリコン酸化膜を形成する為の熱処理（言い換えれば、第２のシリコン酸化膜形成膜を形成する為の熱処理）との計２回とし、従来に比べて、熱処理の回数を低減することができる。そのため、第１，第２，第３のチャネル拡散層に含まれる第２導電型不純物が拡散される回数を低減することができる。そのため、第１，第２，第３のチャネル拡散層の不純物プロファイルが変動することを抑制することができる。
加えて、第１，第２，第３のゲート絶縁膜の構成を、第１，第２，第３のシリコン酸化膜と第１，第２，第３の高誘電率絶縁膜との積層構成とし、従来に比べて、第１，第２，第３のシリコン酸化膜の膜厚を薄くすることができるため、第１，第２のシリコン酸化膜形成膜の膜厚を薄くすることができる。そのため、第１のシリコン酸化膜形成膜を形成する為の熱処理に必要とされる時間を短くすると共に、第２のシリコン酸化膜形成膜を形成する為の熱処理に必要とされる時間を短くすることができる。そのため、２回の熱処理の各時に、第１，第２，第３のチャネル拡散層に含まれる第２導電型不純物が拡散される量を抑制し、第１，第２，第３のチャネル拡散層の不純物プロファイルが変動することを抑制することができる。
さらに、既述の通り、従来に比べて、第１，第２，第３のシリコン酸化膜の膜厚を薄くすることができるため、第１，第２のシリコン酸化膜形成膜の膜厚を薄くすることができる。そのため、第１のシリコン酸化膜形成膜を形成する為の熱処理時に、第１，第２，第３のチャネル拡散層における第１のシリコン酸化膜形成膜として消費される量を低減することができる。それと共に、第２のシリコン酸化膜形成膜を形成する為の熱処理時に、第３のチャネル拡散層における第２のシリコン酸化膜形成膜として消費される量を低減することができる。そのため、第１，第２，第３のチャネル拡散層の表面高さが、形成直後の第１，第２，第３のチャネル拡散層の表面高さよりも低くなることを抑制し、第１，第２，第３のチャネル拡散層の不純物プロファイルが変動することを抑制することができる。
以上のように、熱処理回数の低減、及びシリコン酸化膜形成膜の薄膜化による熱処理時間の短縮により、第１，第２，第３のチャネル拡散層の不純物プロファイルが変動することを効果的に抑制することができる。従って、所望の特性を有する第１，第２，第３のＭＩＳトランジスタを実現することができる。
本発明に係る半導体装置の製造方法において、工程（ｄ）は、高誘電率絶縁膜形成膜上に、金属膜形成膜及びシリコン膜形成膜が順次積層されてなるゲート電極形成膜を形成する工程であり、工程（ｅ）は、シリコン膜形成膜、金属膜形成膜、高誘電率絶縁膜形成膜、並びに第１のシリコン酸化膜形成膜及び第２のシリコン酸化膜形成膜を順次パターニングして、第１の活性領域上に、第１のゲート絶縁膜、及び金属膜形成膜からなる第１の金属膜とシリコン膜形成膜からなる第１のシリコン膜とを有する第１のゲート電極を形成し、第２の活性領域上に、第２のゲート絶縁膜、及び金属膜形成膜からなる第２の金属膜とシリコン膜形成膜からなる第２のシリコン膜とを有する第２のゲート電極を形成し、且つ、第３の活性領域上に、第３のゲート絶縁膜、及び金属膜形成膜からなる第３の金属膜とシリコン膜形成膜からなる第３のシリコン膜とを有する第３のゲート電極を形成する工程であることが好ましい。
本発明に係る半導体装置の製造方法において、工程（ｅ）の後に、第４のイオン注入により、第１の活性領域における第１のゲート電極の側方下の領域に第１導電型の第１のエクステンション領域を形成する工程（ｉ）と、工程（ｅ）の後に、第５のイオン注入により、第２の活性領域における第２のゲート電極の側方下の領域に第１導電型の第２のエクステンション領域を形成する工程（ｊ）と、工程（ｅ）の後に、第６のイオン注入により、第３の活性領域における第３のゲート電極の側方下の領域に第１導電型の第３のエクステンション領域を形成する工程（ｋ）とをさらに備え、第５のイオン注入におけるドーズ量は、第４のイオン注入におけるドーズ量と同じ又はそれよりも多く、且つ、第６のイオン注入におけるドーズ量よりも少ないことが好ましい。
このようにすると、第２のエクステンション領域の不純物濃度を、第１のエクステンション領域の不純物濃度と同じ又はそれよりも高くし、且つ、第３のエクステンション領域の不純物濃度よりも低くすることができる。
これにより、動作電圧の高い第１，第２のＭＩＳトランジスタにおいて、過剰なホットエレクトロンが発生することを抑制することができる。そのため、過剰なホットエレクトロンが第１，第２のゲート絶縁膜に入り込み、第１，第２のＭＩＳトランジスタの閾値電圧を変化させて、第１，第２のＭＩＳトランジスタの信頼性が低下することを抑制することができる。
一方、動作電圧の低い第３のＭＩＳトランジスタの駆動能力を向上させることができる。
本発明に係る半導体装置及びその製造方法によると、熱処理回数の低減、及びシリコン酸化膜の薄膜化による熱処理時間の短縮により、第１，第２，第３のチャネル拡散層の不純物プロファイルが変動することを効果的に抑制することができる。従って、所望の特性を有する第１，第２，第３のＭＩＳトランジスタを実現することができる。
(a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 (a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 (a) 〜(c) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 (a) 〜(b) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
以下に、本発明の実施形態について図面を参照しながら説明する。
（一実施形態）
以下に、本発明の一実施形態に係る半導体装置の製造方法について、図１(a) 〜(c) 及び図２(a) 〜(c) を参照しながら説明する。図１(a) 〜図２(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。図１(a) 〜図２(c) において、左側に示す「第１のＭＩＳ領域」とは、第１のＭＩＳトランジスタが形成される領域を示し、中央に示す「第２のＭＩＳ領域」とは、第２のＭＩＳトランジスタが形成される領域を示し、右側に示す「第３のＭＩＳ領域」とは、第３のＭＩＳトランジスタが形成される領域を示す。第２のＭＩＳトランジスタの動作電圧Ｖdd2は、第１のＭＩＳトランジスタの動作電圧Ｖdd1よりも低く、且つ、第３のＭＩＳトランジスタの動作電圧Ｖdd3よりも高い（Ｖdd1＞Ｖdd2＞Ｖdd3）。第１，第２のＭＩＳトランジスタとしては、例えばＩＯ（Input Output）用ＭＩＳトランジスタが挙げられる。第３のＭＩＳトランジスタとしては、例えば内部回路用ＭＩＳトランジスタが挙げられる。
まず、図１(a) に示すように、例えば埋め込み素子分離（Shallow Trench Isolation：ＳＴＩ）法により、例えばシリコンからなる半導体基板１０の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１を選択的に形成する。これにより、半導体基板１０における第１，第２，第３のＭＩＳ領域に、素子分離領域１１に囲まれた第１，第２，第３の活性領域１０ａ，１０ｂ，１０ｃが形成される。その後、イオン注入法により、半導体基板１０における第１，第２，第３のＭＩＳ領域に、例えばボロン（Ｂ）等のｐ型不純物を注入した後、半導体基板１０に対して熱処理を行う。これにより、半導体基板１０における第１，第２，第３のＭＩＳ領域に、ｐ型の第１，第２，第３のウェル領域（図示せず）を形成する。
その後、第１のＶｔ注入（第１のイオン注入）により、例えばエネルギーが１０ｋｅＶ〜１５ｋｅＶ，ドーズ量が３×１０12／ｃｍ2〜１×１０13／ｃｍ2の条件で、第１の活性領域１０ａに、例えばボロン（Ｂ）等のｐ型不純物を注入する。これにより、第１の活性領域１０ａの上部領域に、ｐ型の第１のチャネル拡散層１２ａを形成する。その後、第２のＶｔ注入（第２のイオン注入）により、例えばエネルギーが１０ｋｅＶ〜１５ｋｅＶ，ドーズ量が５×１０12／ｃｍ2〜２×１０13／ｃｍ2の条件で、第２の活性領域１０ｂに、例えばＢ等のｐ型不純物を注入する。これにより、第２の活性領域１０ｂの上部領域に、ｐ型の第２のチャネル拡散層１２ｂを形成する。その後、第３のＶｔ注入（第３のイオン注入）により、例えばエネルギーが５ｋｅＶ〜１０ｋｅＶ，ドーズ量が６×１０12／ｃｍ2〜３×１０13／ｃｍ2の条件で、第３の活性領域１０ｃに、例えばＢ等のｐ型不純物を注入する。これにより、第３の活性領域１０ｃの上部領域に、ｐ型の第３のチャネル拡散層１２ｃを形成する。ここで、「第１，第２，第３のＶｔ注入」とは、第１，第２，第３のチャネル拡散層を形成する為のイオン注入をいう。第１，第２，第３のＶｔ注入を行う順序は、上記の順序に限定されるものではなく、順不同である。
第１，第２，第３のＶｔ注入におけるドーズ量の多少関係は、次に示す通りである。第２のＶｔ注入におけるドーズ量Ｄvt2は、第１のＶｔ注入におけるドーズ量Ｄvt1よりも多く、且つ、第３のＶｔ注入におけるドーズ量Ｄvt3よりも少ない（Ｄvt1＜Ｄvt2＜Ｄvt3）。
このように、ドーズ量がＤvt1＜Ｄvt2＜Ｄvt3の関係を満たすため、第２のチャネル拡散層１２ｂは、第１のチャネル拡散層１２ａよりも高い不純物濃度を有し、且つ、第３のチャネル拡散層１２ｃよりも低い不純物濃度を有する。
その後、例えばウェット酸化法により、例えば９００℃の下、第１，第２，第３の活性領域１０ａ，１０ｂ，１０ｃ上に、例えば膜厚が３．３ｎｍのシリコン酸化膜からなる第１のシリコン酸化膜形成膜１３を形成する。第１のシリコン酸化膜形成膜１３の膜厚は、例えば３ｎｍ以上であって且つ６ｎｍ以下であることが好ましい。
次に、図１(b) に示すように、リソグラフィ法により、第１のシリコン酸化膜形成膜１３上に、第１，第２のＭＩＳ領域を覆い第３のＭＩＳ領域を開口するレジストパターンＲｅを形成する。その後、レジストパターンＲｅをマスクにして、第１のシリコン酸化膜形成膜１３における第３のＭＩＳ領域に形成された部分を除去し、第３の活性領域１０ｃの表面を露出させる。その後、レジストパターンＲｅを除去する。
このようにして、第１，第２の活性領域１０ａ，１０ｂ上に、第１のシリコン酸化膜形成膜１３を形成する。
次に、図１(c) に示すように、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法により、例えば９００℃の下、第３の活性領域１０ｃ上に、例えば膜厚が１．０ｎｍのシリコン酸化膜からなる第２のシリコン酸化膜形成膜１４を形成する。第２のシリコン酸化膜形成膜１４の膜厚は、例えば０．８ｎｍ以上であって且つ１．２ｎｍ以下であることが好ましい。
次に、図２(a) に示すように、例えば有機金属化学気相堆積（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法、又はＡＬＤ（Atomic Layer Deposition）法等により、第１のシリコン酸化膜形成膜１３及び第２のシリコン酸化膜形成膜１４上に、例えば膜厚が２．５ｎｍのＨｆＯ2又はＨｆＳｉＯＮ等からなる高誘電率絶縁膜形成膜１５を形成する。高誘電率絶縁膜形成膜１５は、比誘電率が例えば１０以上の金属酸化物からなることが好ましい。
その後、例えばＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ法又はスパッタ法等により、高誘電率絶縁膜形成膜１５上に、例えば膜厚が１０ｎｍ〜１５ｎｍの窒化チタン（ＴｉＮ）からなる金属膜形成膜１６を形成する。
その後、例えばＣＶＤ法により、金属膜形成膜１６上に、例えば膜厚が３０ｎｍ〜１００ｎｍのポリシリコン膜からなるシリコン膜形成膜１７を形成する。
このようにして、高誘電率絶縁膜形成膜１５上に、金属膜形成膜１６とシリコン膜形成膜１７とからなるゲート電極形成膜１７Ｘを形成する。
次に、図２(b) に示すように、フォトリソグラフィ法により、シリコン膜形成膜１７上に、第１，第２，第３のゲートパターン形状を有するレジストパターン（図示せず）を形成する。このとき、第２のゲートパターン形状のゲート長方向の幅Ｗ2が、第１のゲートパターン形状のゲート長方向の幅Ｗ1よりも短く、且つ、第３のゲートパターン形状のゲート長方向の幅Ｗ3よりも長くなる（Ｗ1＞Ｗ2＞Ｗ3）ように、レジストパターンを形成する。
その後、レジストパターンをマスクにして、エッチング法により、シリコン膜形成膜１７、金属膜形成膜１６、高誘電率絶縁膜形成膜１５、並びに第１のシリコン酸化膜形成膜１３及び第２のシリコン酸化膜形成膜１４を順次パターニングする。これにより、第１の活性領域１０ａ上に、第１のシリコン酸化膜１３ａ、第１の高誘電率絶縁膜１５ａ、第１の金属膜１６ａ、及び第１のシリコン膜１７ａを順次形成する。第２の活性領域１０ｂ上に、第２のシリコン酸化膜１３ｂ、第２の高誘電率絶縁膜１５ｂ、第２の金属膜１６ｂ、及び第２のシリコン膜１７ｂを順次形成する。第３の活性領域１０ｃ上に、第３のシリコン酸化膜１４ｃ、第３の高誘電率絶縁膜１５ｃ、第３の金属膜１６ｃ、及び第３のシリコン膜１７ｃを順次形成する。その後、レジストパターンを除去する。
このようにして、第１の活性領域１０ａ上に、第１のシリコン酸化膜１３ａと第１の高誘電率絶縁膜１５ａとからなる第１のゲート絶縁膜１３Ａ、及び第１の金属膜１６ａと第１のシリコン膜１７ａとからなる第１のゲート電極１７Ａを形成する。第２の活性領域１０ｂ上に、第２のシリコン酸化膜１３ｂと第２の高誘電率絶縁膜１５ｂとからなる第２のゲート絶縁膜１３Ｂ、及び第２の金属膜１６ｂと第２のシリコン膜１７ｂとからなる第２のゲート電極１７Ｂを形成する。第３の活性領域１０ｃ上に、第３のシリコン酸化膜１４ｃと第３の高誘電率絶縁膜１５ｃとからなる第３のゲート絶縁膜１４Ｃ、及び第３の金属膜１６ｃと第３のシリコン膜１７ｃとからなる第３のゲート電極１７Ｃを形成する。
ここで、既述の通り、第１，第２，第３のゲートパターン形状のゲート長方向の幅がＷ1＞Ｗ2＞Ｗ3の関係を満たすため、第２のゲート電極１７Ｂのゲート長Ｌg2は、第１のゲート電極１７Ａのゲート長Ｌg1よりも短く、且つ、第３のゲート電極１７Ｃのゲート長Ｌg3よりも長い（Ｌg1＞Ｌg2＞Ｌg3）。具体的には例えば、ゲート長Ｌg1＝２５０ｎｍ，ゲート長Ｌg2＝１５０ｎｍ，ゲート長Ｌg3＝３０ｎｍである。
その後、第１のゲート電極１７Ａをマスクにして、第１のＥｘ注入（第４のイオン注入）により、例えばエネルギーが２０ｋｅＶ〜４５ｋｅＶ，ドーズ量が３×１０13／ｃｍ2〜３×１０14／ｃｍ2の条件で、第１の活性領域１０ａに、例えばヒ素（Ａｓ）等のｎ型不純物を注入する。これにより、第１の活性領域１０ａにおける第１のゲート電極１７Ａの側方下の領域にｎ型の第１のエクステンション領域１８ａを自己整合的に形成する。その後、第２のゲート電極１７Ｂをマスクにして、第２のＥｘ注入（第５のイオン注入）により、例えばエネルギーが１０ｋｅＶ〜３０ｋｅＶ，ドーズ量が３×１０13／ｃｍ2〜３×１０14／ｃｍ2の条件で、第２の活性領域１０ｂに、例えばＡｓ等のｎ型不純物を注入する。これにより、第２の活性領域１０ｂにおける第２のゲート電極１７Ｂの側方下の領域にｎ型の第２のエクステンション領域１８ｂを自己整合的に形成する。その後、第３のゲート電極１７Ｃをマスクにして、第３のＥｘ注入（第６のイオン注入）により、例えばエネルギーが１ｋｅＶ〜３ｋｅＶ，ドーズ量が５×１０14／ｃｍ2〜３×１０15／ｃｍ2の条件で、第３の活性領域１０ｃに、例えばＡｓ等のｎ型不純物を注入する。これにより、第３の活性領域１０ｃにおける第３のゲート電極１７Ｃの側方下の領域にｎ型の第３のエクステンション領域１８ｃを自己整合的に形成する。ここで、「第１，第２，第３のＥｘ注入」とは、第１，第２，第３のエクステンション領域を形成する為のイオン注入をいう。第１，第２，第３のＥｘ注入を行う順序は、上記の順序に限定されるものではなく、順不同である。
第１，第２，第３のＥｘ注入におけるエネルギーの大小関係は、次に示す通りである。第２のＥｘ注入におけるエネルギーＥex2は、第１のＥｘ注入におけるエネルギーＥex1よりも小さく、且つ、第３のＥｘ注入におけるエネルギーＥex3よりも大きい（Ｅex1＞Ｅex2＞Ｅex3）。
このように、エネルギーがＥex1＞Ｅex2＞Ｅex3の関係を満たすため、第２のエクステンション領域１８ｂの深さは、第１のエクステンション領域１８ａの深さよりも浅く、且つ、第３のエクステンション領域１８ｃの深さよりも深い。
第１，第２，第３のＥｘ注入におけるドーズ量の多少関係は、次に示す通りである。第２のＥｘ注入におけるドーズ量Ｄex2は、第１のＥｘ注入におけるドーズ量Ｄex1と同じ又はそれよりも多く、且つ、第３のＥｘ注入におけるドーズ量Ｄex3よりも少ない（Ｄex1≦Ｄex2＜Ｄex3）。
このように、ドーズ量がＤex1≦Ｄex2＜Ｄex3の関係を満たすため、第２のエクステンション領域１８ｂは、第１のエクステンション領域１８ａと同じ又はそれよりも高い不純物濃度を有し、且つ、第３のエクステンション領域１８ｃよりも低い不純物濃度を有する。
次に、図２(c) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が３０ｎｍ〜４０ｎｍのシリコン酸化膜からなるサイドウォール用絶縁膜を形成する。その後、サイドウォール用絶縁膜に対して異方性エッチングを行う。これにより、第１，第２，第３のゲート電極１７Ａ，１７Ｂ，１７Ｃの側面上に、第１，第２，第３のサイドウォール１９ａ，１９ｂ，１９ｃを形成する。
その後、第１，第２，第３のゲート電極１７Ａ，１７Ｂ，１７Ｃ、及び第１，第２，第３のサイドウォール１９ａ，１９ｂ，１９ｃをマスクにして、Ｓ／Ｄ注入により、例えばエネルギーが１０ｋｅＶ〜２０ｋｅＶ，ドーズ量が１×１０15／ｃｍ2〜７×１０15／ｃｍ2の条件で、第１，第２，第３の活性領域１０ａ，１０ｂ，１０ｃに、例えばＡｓ等のｎ型不純物を注入する。これにより、第１，第２，第３の活性領域１０ａ，１０ｂ，１０ｃにおける第１，第２，第３のサイドウォール１９ａ，１９ｂ，１９ｃの外側方下の領域にｎ型の第１，第２，第３のソースドレイン領域２０ａ，２０ｂ，２０ｃを自己整合的に形成する。ここで、「Ｓ／Ｄ注入」とは、第１，第２，第３のソースドレイン領域を形成する為のイオン注入をいう。その後、熱処理により、第１，第２，第３のソースドレイン領域２０ａ，２０ｂ，２０ｃに含まれるｎ型不純物を活性化させる。
以上のようにして、本実施形態に係る半導体装置、即ち、動作電圧が例えば２．５Ｖのｎ型の第１のＭＩＳトランジスタＴr1、動作電圧が例えば１．８Ｖのｎ型の第２のＭＩＳトランジスタＴr2、及び動作電圧が例えば１．０Ｖのｎ型の第３のＭＩＳトランジスタＴr3を備えた半導体装置を製造することができる。
以下に、本発明の一実施形態に係る半導体装置の構成について、図２(c) を参照しながら説明する。
図２(c) に示すように、半導体基板１０における第１のＭＩＳ領域に、ｎ型の第１のＭＩＳトランジスタＴr1が設けられている。半導体基板１０における第２のＭＩＳ領域に、ｎ型の第２のＭＩＳトランジスタＴr2が設けられている。半導体基板１０における第３のＭＩＳ領域に、ｎ型の第３のＭＩＳトランジスタＴr3が設けられている。
第２のＭＩＳトランジスタＴr2の動作電圧Ｖdd2は、第１のＭＩＳトランジスタＴr1の動作電圧Ｖdd1よりも低く、且つ、第３のＭＩＳトランジスタＴr3の動作電圧Ｖdd3よりも高い（Ｖdd1＞Ｖdd2＞Ｖdd3）。
第１のＭＩＳトランジスタＴr1は、図２(c) に示すように、第１の活性領域１０ａ上に形成された第１のシリコン酸化膜１３ａ及び第１の高誘電率絶縁膜１５ａからなる第１のゲート絶縁膜１３Ａと、第１のゲート絶縁膜１３Ａ上に形成された第１の金属膜１６ａ及び第１のシリコン膜１７ａからなる第１のゲート電極１７Ａと、第１の活性領域１０ａにおける第１のゲート絶縁膜１３Ａの下の領域に形成されたｐ型の第１のチャネル拡散層１２ａと、第１の活性領域１０ａにおける第１のゲート電極１７Ａの側方下の領域に形成されたｎ型の第１のエクステンション領域１８ａと、第１のゲート電極１７Ａの側面上に形成された第１のサイドウォール１９ａと、第１の活性領域１０ａにおける第１のサイドウォール１９ａの外側方下の領域に形成されたｎ型の第１のソースドレイン領域２０ａとを備えている。
第２のＭＩＳトランジスタＴr2は、図２(c) に示すように、第２の活性領域１０ｂ上に形成された第２のシリコン酸化膜１３ｂ及び第２の高誘電率絶縁膜１５ｂからなる第２のゲート絶縁膜１３Ｂと、第２のゲート絶縁膜１３Ｂ上に形成された第２の金属膜１６ｂ及び第２のシリコン膜１７ｂからなる第２のゲート電極１７Ｂと、第２の活性領域１０ｂにおける第２のゲート絶縁膜１３Ｂの下の領域に形成されたｐ型の第２のチャネル拡散層１２ｂと、第２の活性領域１０ｂにおける第２のゲート電極１７Ｂの側方下の領域に形成されたｎ型の第２のエクステンション領域１８ｂと、第２のゲート電極１７Ｂの側面上に形成された第２のサイドウォール１９ｂと、第２の活性領域１０ｂにおける第２のサイドウォール１９ｂの外側方下の領域に形成されたｎ型の第２のソースドレイン領域２０ｂとを備えている。
第３のＭＩＳトランジスタＴr3は、図２(c) に示すように、第３の活性領域１０ｃ上に形成された第３のシリコン酸化膜１４ｃ及び第３の高誘電率絶縁膜１５ｃからなる第３のゲート絶縁膜１４Ｃと、第３のゲート絶縁膜１４Ｃ上に形成された第３の金属膜１６ｃ及び第３のシリコン膜１７ｃからなる第３のゲート電極１７Ｃと、第３の活性領域１０ｃにおける第３のゲート絶縁膜１４Ｃの下の領域に形成されたｐ型の第３のチャネル拡散層１２ｃと、第３の活性領域１０ｃにおける第３のゲート電極１７Ｃの側方下の領域に形成されたｎ型の第３のエクステンション領域１８ｃと、第３のゲート電極１７Ｃの側面上に形成された第３のサイドウォール１９ｃと、第３の活性領域１０ｃにおける第３のサイドウォール１９ｃの外側方下の領域に形成されたｎ型の第３のソースドレイン領域２０ｃとを備えている。
第２のシリコン酸化膜１３ｂは、第１のシリコン酸化膜１３ａと同じ膜厚を有し、且つ、第３のシリコン酸化膜１４ｃよりも厚い膜厚を有している。第１，第２のシリコン酸化膜１３ａ，１３ｂの膜厚は、例えば３ｎｍ以上であって且つ６ｎｍ以下であることが好ましい。第３のシリコン酸化膜１４ｃの膜厚は、例えば０．８ｎｍ以上であって且つ１．２ｎｍ以下であることが好ましい。
第１，第２，第３の高誘電率絶縁膜１５ａ，１５ｂ，１５ｃは、互いに同じ材料からなり、且つ、互いに同じ膜厚を有している。
具体的には例えば、第１，第２のシリコン酸化膜１３ａ，１３ｂの膜厚が３．３ｎｍであり、第１，第２の高誘電率絶縁膜１５ａ，１５ｂの膜厚が２．５ｎｍである場合、第１，第２のゲート絶縁膜１３Ａ，１３Ｂの物理的膜厚は、５．８ｎｍ（＝３．３ｎｍ＋２．５ｎｍ）であり、第１，第２のゲート絶縁膜１３Ａ，１３Ｂの電気的膜厚は、３．５ｎｍである。第３のシリコン酸化膜１４ｃの膜厚が１．０ｎｍであり、第３の高誘電率絶縁膜１５ｃの膜厚が２．５ｎｍである場合、第３のゲート絶縁膜１４Ｃの物理的膜厚は、３．５ｎｍ（＝１．０ｎｍ＋２．５ｎｍ）であり、第３のゲート絶縁膜１４Ｃの電気的膜厚は、１．３ｎｍである。
第２のゲート電極１７Ｂのゲート長Ｌg2は、第１のゲート電極１７Ａのゲート長Ｌg1よりも短く、且つ、第３のゲート電極１７Ｃのゲート長Ｌg3よりも長い（Ｌg1＞Ｌg2＞Ｌg3）。
第１，第２，第３の金属膜１６ａ，１６ｂ，１６ｃは、互いに同じ材料からなり、且つ、互いに同じ膜厚を有している。
第１，第２，第３のシリコン膜１７ａ，１７ｂ，１７ｃは、互いに同じ材料からなり、且つ、互いに同じ膜厚を有している。
第２のチャネル拡散層１２ｂは、第１のチャネル拡散層１２ａよりも高い不純物濃度を有し、且つ、第３のチャネル拡散層１２ｃよりも低い不純物濃度を有している。
第２のエクステンション領域１８ｂは、第１のエクステンション領域１８ａよりも浅い深さを有し、且つ、第３のエクステンション領域１８ｃよりも深い深さを有している。第２のエクステンション領域１８ｂは、第１のエクステンション領域１８ａと同じ又はそれよりも高い不純物濃度を有し、且つ、第３のエクステンション領域１８ｃよりも低い不純物濃度を有している。
以下に示す構成を採用することにより、相異なる動作電圧Ｖdd1，Ｖdd2，Ｖdd3の第１，第２，第３のＭＩＳトランジスタＴr1，Ｔr2，Ｔr3を実現する。
−第１のＭＩＳトランジスタＴr1−
第１のＭＩＳトランジスタＴr1と第２のＭＩＳトランジスタＴr2との構成上の相違点は、次に示す点である。第１のゲート電極１７Ａのゲート長Ｌg1は、第２のゲート電極１７Ｂのゲート長Ｌg2よりも長い（Ｌg1＞Ｌg2）。
第１のＭＩＳトランジスタＴr1に印加される動作電圧Ｖdd1は、第２のＭＩＳトランジスタＴr2に印加される動作電圧Ｖdd2よりも高い（Ｖdd1＞Ｖdd2）ため、第１のゲート電極１３Ａのゲート長Ｌg1を、第２のゲート電極１３Ｂのゲート長Ｌg2よりも長くする（Ｌg1＞Ｌg2）必要がある。その理由は、次に示す通りである。第１のゲート電極のゲート長が短いと、ホットキャリア（大きなエネルギーを持つキャリア）が発生し、ホットキャリアが第１のゲート絶縁膜に入り込み、第１のＭＩＳトランジスタの閾値電圧を変化させるため、第１のＭＩＳトランジスタの信頼性が低下するという不具合が生じる。
そこで、ゲート長Ｌg1を、ゲート長Ｌg2よりも長くする（Ｌg1＞Ｌg2）。これにより、第１のＭＩＳトランジスタＴr1の信頼性の低下を招くことなく、第１のＭＩＳトランジスタＴr1に、動作電圧Ｖdd2よりも高い動作電圧Ｖdd1（Ｖdd1＞Ｖdd2）を印加することができる。
加えて、動作電圧Ｖdd1は最も高いため、第１のゲート絶縁膜１３Ａの破壊を招くことのないように、第１のゲート絶縁膜１３Ａの物理的膜厚を厚くする必要がある。
そこで、第１のゲート絶縁膜１３Ａの構成を、第１のシリコン酸化膜１３ａと第１の高誘電率絶縁膜１５ａとの積層構成とする。これにより、第１のゲート絶縁膜１３Ａの物理的膜厚を厚くすることができる。そのため、第１のゲート絶縁膜１３Ａの耐圧を高くすることができるので、第１のＭＩＳトランジスタＴr1に動作電圧Ｖdd1が印加されることがあっても、第１のゲート絶縁膜１３ａが破壊されることを抑制することができる。
−第２のＭＩＳトランジスタＴr2−
動作電圧Ｖdd2は高いものの動作電圧Ｖdd1よりも低いため、第２のＭＩＳトランジスタＴr2の駆動能力の低下を招くことのないように、第２のゲート絶縁膜１３Ｂの電気的膜厚を薄くする必要がある。
そこで、第２のゲート絶縁膜１３Ｂの構成を、第２のシリコン酸化膜１３ｂと第２の高誘電率絶縁膜１５ｂとの積層構成とする。これにより、第２のゲート絶縁膜１３Ｂの電気的膜厚を薄くすることができる。そのため、第２のＭＩＳトランジスタＴr2の駆動能力が低下することを抑制することができる。
なお、従来の半導体装置において、
・第１のシリコン酸化膜からなる第１のゲート絶縁膜の膜厚を、第２のシリコン酸化膜からなる第２のゲート絶縁膜の膜厚と同じにし、且つ、
・第１のゲート電極のゲート長を、第２のゲート電極のゲート長よりも長くした場合、以下に示す不具合が生じる。
第１に例えば、第１，第２のゲート絶縁膜の膜厚を、第１のＭＩＳトランジスタに適した膜厚にした場合（即ち、第２のゲート絶縁膜の膜厚が、第２のＭＩＳトランジスタに適した膜厚ではなく、第２のゲート絶縁膜の膜厚が厚い場合）、以下に示す不具合が生じる。
第２のゲート絶縁膜が厚い（即ち、第２のシリコン酸化膜が厚い）と、第２のＭＩＳトランジスタの駆動能力が低下するという不具合が生じる。
そのため、第１，第２のゲート絶縁膜の構成が第１，第２のシリコン酸化膜の単層構成の場合、第２のゲート絶縁膜の膜厚を、第１のゲート絶縁膜の膜厚よりも薄くせざるを得ず、第２のゲート絶縁膜の膜厚を、第１のゲート絶縁膜の膜厚と同じにすることができない。
第２に例えば、第１，第２のゲート絶縁膜の膜厚を、第２のＭＩＳトランジスタに適した膜厚にした場合（即ち、第１のゲート絶縁膜の膜厚が、第１のＭＩＳトランジスタに適した膜厚ではなく、第１のゲート絶縁膜の膜厚が薄い場合）、以下に示す不具合が生じる。
第１のゲート絶縁膜が薄い（即ち、第１のシリコン酸化膜が薄い）と、第１のゲート絶縁膜の耐圧が低下し、第１のゲート絶縁膜が破壊されるという不具合が生じる。
そのため、第１，第２のゲート絶縁膜の構成が第１，第２のシリコン酸化膜の単層構成の場合、第１のゲート絶縁膜の膜厚を、第２のゲート絶縁膜の膜厚よりも厚くせざるを得ず、第１のゲート絶縁膜の膜厚を、第２のゲート絶縁膜の膜厚と同じにすることができない。
−第３のＭＩＳトランジスタＴr3−
動作電圧Ｖdd3は最も低いため、第３のＭＩＳトランジスタＴr3の駆動能力の低下を招くことのないように、第３のゲート絶縁膜１４Ｃの電気的膜厚を最も薄くする必要がある。一方、第３のゲート絶縁膜１４Ｃの薄膜化によるリーク電流の発生を招くことのないように、第３のゲート絶縁膜１４Ｃの物理的膜厚を厚くする必要がある。即ち、第３のゲート絶縁膜１４Ｃは、電気的膜厚を薄くする一方、物理的膜厚を厚くする必要がある。
そこで、第３のゲート絶縁膜１４Ｃの構成を、第１，第２のシリコン酸化膜１３ａ，１３ｂよりも膜厚の薄い第３のシリコン酸化膜１４ｃと、第３の高誘電率絶縁膜１５ｃとの積層構成とする。これにより、第３のゲート絶縁膜１４Ｃの電気的膜厚を薄くし、第３のＭＩＳトランジスタＴr3の駆動能力が低下することを抑制することができる。それと共に、第３のゲート絶縁膜１４Ｃの物理的膜厚を厚くし、リーク電流が発生することを抑制することができる。
−第１，第２，第３のエクステンション領域−
第１，第２のエクステンション領域１８ａ，１８ｂは、第３のエクステンション領域１８ｃよりも、低い不純物濃度を有し、且つ、深い深さを有する。
仮に、第１，第２のエクステンション領域の不純物濃度・深さを、第３のエクステンション領域の不純物濃度・深さと同じにする（即ち、第１，第２のエクステンション領域の不純物濃度を高く・深さを浅くする）と、次に示す不具合が生じる。動作電圧Ｖdd1，Ｖdd2は動作電圧Ｖdd3よりも高いため、過剰なホットエレクトロンが発生し、過剰なホットエレクトロンが第１，第２のゲート絶縁膜に入り込み、第１，第２のＭＩＳトランジスタの閾値電圧を変化させるので、第１，第２のＭＩＳトランジスタの信頼性が低下するという不具合が生じる。
そこで、第１，第２のエクステンション領域１８ａ，１８ｂの不純物濃度を、第３のエクステンション領域１８ｃの不純物濃度よりも低くする。これにより、過剰なホットエレクトロンが発生し、過剰なホットエレクトロンが第１，第２のゲート絶縁膜１３ａ，１３ｂに入り込み、第１，第２のＭＩＳトランジスタＴr1，Ｔr2の閾値電圧を変化させて、第１，第２のＭＩＳトランジスタＴr1，Ｔr2の信頼性が低下することを抑制することができる。
一方、動作電圧Ｖdd3は、動作電圧Ｖdd1，Ｖdd2よりも低いため、上記の不具合（即ち、ホットエレクトロンによるＭＩＳトランジスタの信頼性の低下）を考慮する必要がない。そのため、第３のエクステンション領域１８ｃの不純物濃度を、第１，第２のエクステンション領域１８ａ，１８ｂの不純物濃度よりも高くすることができる。これにより、第３のＭＩＳトランジスタＴr3の駆動能力を向上させることができる。
本実施形態によると、第１，第２のゲート絶縁膜１３Ａ，１３Ｂの構成を、第１，第２のシリコン酸化膜１３ａ，１３ｂと第１，第２の高誘電率絶縁膜１５ａ，１５ｂとの積層構成とする。これにより、第１のシリコン酸化膜１３ａの膜厚と第２のシリコン酸化膜１３ｂの膜厚とを同じにすることができる。そのため、第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃの形成後に行う熱処理の回数を２回（図１(a)，図１(c) 参照）とし、従来に比べて、熱処理の回数を低減することができる。そのため、第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃに含まれるｐ型不純物が拡散される回数を低減することができる。そのため、第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃの不純物プロファイルが変動することを抑制することができる。
加えて、第１，第２，第３のゲート絶縁膜１３Ａ，１３Ｂ，１４Ｃの構成を、第１，第２，第３のシリコン酸化膜１３ａ，１３ｂ，１４ｃと第１，第２，第３の高誘電率絶縁膜１５ａ，１５ｂ，１５ｃとの積層構成とし、従来に比べて、第１，第２，第３のシリコン酸化膜１３ａ，１３ｂ，１４ｃの膜厚を薄くすることができるため、第１，第２のシリコン酸化膜形成膜１３，１４の膜厚を薄くすることができる。そのため、１回目の熱処理（即ち、第１のシリコン酸化膜形成膜を形成する為の熱処理）に必要とされる時間を短くすると共に、２回目の熱処理（即ち、第２のシリコン酸化膜形成膜を形成する為の熱処理）に必要とされる時間を短くすることができる。そのため、２回の熱処理の各時に、第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃに含まれるｐ型不純物が拡散される量を抑制し、第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃの不純物プロファイルが変動することを抑制することができる。
さらに、既述の通り、従来に比べて、第１，第２，第３のシリコン酸化膜１３ａ，１３ｂ，１４ｃの膜厚を薄くすることができるため、第１，第２のシリコン酸化膜形成膜１３，１４の膜厚を薄くすることができる。そのため、１回目の熱処理時に、第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃにおける第１のシリコン酸化膜形成膜として消費される量を低減することができる。それと共に、２回目の熱処理時に、第３のチャネル拡散層１２ｃにおける第２のシリコン酸化膜形成膜として消費される量を低減することができる。そのため、第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃの表面高さが、形成直後の第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃの表面高さよりも低くなることを抑制し（言い換えれば、第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃの深さが、形成直後の第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃの深さよりも浅くなることを抑制し）、第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃの不純物プロファイルが変動することを抑制することができる。
以上のように、熱処理回数の低減、及びシリコン酸化膜形成膜の薄膜化による熱処理時間の短縮により、第１，第２，第３のチャネル拡散層１２ａ，１２ｂ，１２ｃの不純物プロファイルが変動することを効果的に抑制することができる。従って、所望の特性を有する第１，第２，第３のＭＩＳトランジスタＴr1，Ｔr2，Ｔr3を実現することができる。
本実施形態では、簡略的に図示する為に、図１(a) 〜図２(c) において、半導体装置に含まれる動作電圧Ｖdd1の複数のＭＩＳトランジスタのうち、最も短いゲート長Ｌg1の第１のゲート電極１７Ａを有する第１のＭＩＳトランジスタ（言い換えれば、最も高い駆動能力が必要とされる第１のＭＩＳトランジスタ）Ｔr1のみを図示する。即ち、本実施形態に係る半導体装置は、動作電圧Ｖdd1のＭＩＳトランジスタを複数含み、動作電圧Ｖdd1のＭＩＳトランジスタを構成するゲート電極の中には、ゲート長Ｌg1よりも長いゲート長（＞Ｌg1）を有するゲート電極が存在する。
同様に、図１(a) 〜図２(c) において、半導体装置に含まれる動作電圧Ｖdd2の複数のＭＩＳトランジスタのうち、最も短いゲート長Ｌg2の第２のゲート電極１７Ｂを有する第２のＭＩＳトランジスタ（言い換えれば、最も高い駆動能力が必要とされる第２のＭＩＳトランジスタ）Ｔr2のみを図示する。
同様に、図１(a) 〜図２(c) において、半導体装置に含まれる動作電圧Ｖdd3の複数のＭＩＳトランジスタのうち、最も短いゲート長Ｌg3の第３のゲート電極１７Ｃを有する第３のＭＩＳトランジスタ（言い換えれば、最も高い駆動能力が必要とされる第３のＭＩＳトランジスタ）Ｔr3のみを図示する。
なお、本実施形態では、図２(b) に示すように、第１の活性領域１０ａにＡｓのみを注入することにより、第１のエクステンション領域１８ａを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、電界集中を緩和することを目的に、第１の活性領域にＡｓを注入した後、第１の活性領域にリン（Ｐ）を注入することにより、第１のエクステンション領域を形成してもよい。このとき、第１の活性領域へのＰの注入は、例えばエネルギーが２０ｋｅＶ〜５０ｋｅＶ，ドーズ量が１×１０13／ｃｍ2〜５×１０13／ｃｍ2の条件で行う。この場合、Ａｓのみを注入した場合に比べて、第１のエクステンション領域の不純物プロファイルのテール部分を緩やかにすることができる。
また、本実施形態では、第２のエクステンション領域の形成前又は形成後、第２の活性領域に、例えばＢを注入することにより、第２の活性領域における第２のエクステンション領域の下の領域にｐ型の第１のポケット領域を形成してもよい。また、第３のエクステンション領域の形成前又は形成後、第３の活性領域に、例えばＢを注入することにより、第３の活性領域における第３のエクステンション領域の下の領域にｐ型の第２のポケット領域を形成してもよい。
また、本実施形態では、動作電圧Ｖdd1が２．５Ｖの第１のＭＩＳトランジスタＴr1、動作電圧Ｖdd2が１．８Ｖの第２のＭＩＳトランジスタＴr2、及び動作電圧Ｖdd3が１．０Ｖの第３のＭＩＳトランジスタＴr3を有する半導体装置の場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
例えば、動作電圧が３．３Ｖの第１のＭＩＳトランジスタ、動作電圧が２．５Ｖの第２のＭＩＳトランジスタ、及び動作電圧が１．０Ｖの第３のＭＩＳトランジスタを有する半導体装置でもよい。
この場合、第１のゲート電極のゲート長は、例えば３８０ｎｍである。第１のゲート絶縁膜の物理的膜厚は、例えば７．５ｎｍ（第１のシリコン酸化膜の膜厚：５．５ｎｍ，第１の高誘電率絶縁膜の膜厚：２．０ｎｍ）である。第２のゲート電極のゲート長は、例えば２５０ｎｍである。第２のゲート絶縁膜の物理的膜厚は、例えば７．５ｎｍ（第２のシリコン酸化膜の膜厚：５．５ｎｍ，第２の高誘電率絶縁膜の膜厚：２．０ｎｍ）である。第３のゲート電極のゲート長は、例えば３０ｎｍである。第３のゲート絶縁膜の物理的膜厚は、例えば３．０ｎｍ（第３のシリコン酸化膜の膜厚：１．０ｎｍ，第３の高誘電率絶縁膜の膜厚：２．０ｎｍ）である。
また、この場合、第１，第２，第３のＶｔ注入におけるドーズ量Ｄvt1，Ｄvt2，Ｄvt3の多少関係は、第１の実施形態と同様の関係（Ｄvt1＜Ｄvt2＜Ｄvt3）を満たす。第１，第２，第３のＥｘ注入におけるエネルギーＥex1，Ｅex2，Ｅex3の大小関係及びドーズ量Ｄex1，Ｄex2，Ｄex3の多少関係は、第１の実施形態と同様の関係（Ｅex1＞Ｅex2＞Ｅex3，Ｄex1≦Ｄex2＜Ｄex3）を満たす。
また、本実施形態では、第３のＭＩＳトランジスタＴr3の動作電圧が、例えば１．０Ｖの場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。即ち、第３のＭＩＳトランジスタの動作電圧は、例えば１．１Ｖ〜０．９Ｖであることが好ましい。
また、本実施形態では、図２(b) に示すように、第１，第２，第３のゲート電極１７Ａ，１７Ｂ，１７Ｃの形成後に、第１，第２，第３のエクステンション領域１８ａ，１８ｂ，１８ｃを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１，第２，第３のゲート電極の形成後に、第１，第２，第３のゲート電極の側面上に、例えば幅が数ｎｍ〜１０ｎｍのシリコン酸化膜又はシリコン窒化膜からなる第１，第２，第３のオフセットスペーサを形成し、その後、第１，第２，第３のエクステンション領域を形成してもよい。
また、本実施形態では、図２(c) に示すように、第１，第２，第３のゲート電極１７Ａ，１７Ｂ，１７Ｃが、第１，第２，第３の金属膜１６ａ，１６ｂ，１６ｃと第１，第２，第３のシリコン膜１７ａ，１７ｂ，１７ｃとからなる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１，第２，第３のゲート電極が、第１，第２，第３の金属膜のみからなる場合でもよい。
また、本実施形態では、図２(c) に示すように、第１，第２，第３のゲート電極１７Ａ，１７Ｂ，１７Ｃの側面上に、シリコン酸化膜からなる第１，第２，第３のサイドウォール（即ち、単層構造の第１，第２，第３のサイドウォール）１９ａ，１９ｂ，１９ｃを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１，第２，第３のゲート電極の側面上に、断面形状がＬ字状のシリコン酸化膜からなる第１，第２，第３の内側サイドウォール、及び第１，第２，第３の内側サイドウォール上に形成されたシリコン窒化膜からなる第１，第２，第３の外側サイドウォールを有する第１，第２，第３のサイドウォール（即ち、積層構造の第１，第２，第３のサイドウォール）を形成してもよい。
また、本実施形態では、相異なる動作電圧Ｖdd1，Ｖdd2，Ｖdd3のｎ型の第１，第２，第３のＭＩＳトランジスタＴr1，Ｔr2，Ｔr3有する半導体装置の場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、相異なる動作電圧のｐ型の第１，第２，第３のＭＩＳトランジスタを有する半導体装置でもよい。
この場合、第１，第２，第３のＶｔ注入、第１，第２，第３のＥｘ注入、及びＳ／Ｄ注入における導電型不純物として、一実施形態における導電型と反対の導電型を持つ導電型不純物を用いる。
また、この場合、第１，第２，第３のＶｔ注入におけるドーズ量Ｄvt1，Ｄvt2，Ｄvt3の多少関係、並びに第１，第２，第３のＥｘ注入におけるエネルギーＥex1，Ｅex2，Ｅex3の大小関係及びドーズ量Ｄex1，Ｄex2，Ｄex3の多少関係は、第１の実施形態と同様の関係（Ｄvt1＜Ｄvt2＜Ｄvt3，Ｅex1＞Ｅex2＞Ｅex3，Ｄex1≦Ｄex2＜Ｄex3）を満たす。
以上説明したように、本発明は、第１，第２，第３のチャネル拡散層の不純物プロファイルが変動することを抑制することができるため、相異なる動作電圧の第１，第２，第３のＭＩＳトランジスタを有する半導体装置及びその製造方法に有用である。
１０ 半導体基板
１１ 素子分離領域
１２ａ 第１のチャネル拡散層
１２ｂ 第２のチャネル拡散層
１２ｃ 第３のチャネル拡散層
１３ 第１のシリコン酸化膜形成膜
１３ａ 第１のシリコン酸化膜
１３ｂ 第２のシリコン酸化膜
１４ 第２のシリコン酸化膜形成膜
１４ｃ 第３のシリコン酸化膜
１５ 高誘電率絶縁膜形成膜
１５ａ 第１の高誘電率絶縁膜
１５ｂ 第２の高誘電率絶縁膜
１５ｃ 第３の高誘電率絶縁膜
１３Ａ 第１のゲート絶縁膜
１３Ｂ 第２のゲート絶縁膜
１４Ｃ 第３のゲート絶縁膜
１６ 金属膜形成膜
１６ａ 第１の金属膜
１６ｂ 第２の金属膜
１６ｃ 第３の金属膜
１７ シリコン膜形成膜
１７ａ 第１のシリコン膜
１７ｂ 第２のシリコン膜
１７ｃ 第３のシリコン膜
１７Ａ 第１のゲート電極
１７Ｂ 第２のゲート電極
１７Ｃ 第３のゲート電極
１８ａ 第１のエクステンション領域
１８ｂ 第２のエクステンション領域
１８ｃ 第３のエクステンション領域
１９ａ 第１のサイドウォール
１９ｂ 第２のサイドウォール
１９ｃ 第３のサイドウォール
２０ａ 第１のソースドレイン領域
２０ｂ 第２のソースドレイン領域
２０ｃ 第３のソースドレイン領域
Ｒｅ レジストパターン

Claims (8)

  1. 半導体基板における第１の活性領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極を有する第１導電型の第１のＭＩＳトランジスタと、
    前記半導体基板における第２の活性領域上に第２のゲート絶縁膜を介して形成された前記第１のゲート電極よりもゲート長の短い第２のゲート電極を有する第１導電型の第２のＭＩＳトランジスタと、
    前記半導体基板における第３の活性領域上に第３のゲート絶縁膜を介して形成された前記第２のゲート電極よりもゲート長の短い第３のゲート電極を有する第１導電型の第３のＭＩＳトランジスタとを備え、
    前記第１のゲート絶縁膜は、第１のシリコン酸化膜と前記第１のシリコン酸化膜上に形成された第１の高誘電率絶縁膜とからなり、
    前記第２のゲート絶縁膜は、第２のシリコン酸化膜と前記第２のシリコン酸化膜上に形成された第２の高誘電率絶縁膜とからなり、
    前記第３のゲート絶縁膜は、第３のシリコン酸化膜と前記第３のシリコン酸化膜上に形成された第３の高誘電率絶縁膜とからなり、
    前記第２のシリコン酸化膜は、前記第１のシリコン酸化膜と同じ膜厚を有し、且つ、前記第３のシリコン酸化膜よりも厚い膜厚を有しており、
    前記第１の活性領域における前記第１のゲート電極の側方下の領域に形成された第１導電型の第１のエクステンション領域と、
    前記第２の活性領域における前記第２のゲート電極の側方下の領域に形成された第１導電型の第２のエクステンション領域と、
    前記第３の活性領域における前記第３のゲート電極の側方下の領域に形成された第１導電型の第３のエクステンション領域とをさらに備え、
    前記第２のエクステンション領域は、前記第１のエクステンション領域と同じ又はそれよりも高い不純物濃度を有し、且つ、前記第３のエクステンション領域よりも低い不純物濃度を有していることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１の活性領域における前記第１のゲート絶縁膜の下の領域に形成された第２導電型の第１のチャネル拡散層と、
    前記第２の活性領域における前記第２のゲート絶縁膜の下の領域に形成された第２導電型の第２のチャネル拡散層と、
    前記第３の活性領域における前記第３のゲート絶縁膜の下の領域に形成された第２導電型の第３のチャネル拡散層とをさらに備え、
    前記第２のチャネル拡散層は、前記第１のチャネル拡散層よりも高い不純物濃度を有し、且つ、前記第３のチャネル拡散層よりも低い不純物濃度を有していることを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第２のＭＩＳトランジスタの動作電圧は、前記第１のＭＩＳトランジスタの動作電圧よりも低く、且つ、前記第３のＭＩＳトランジスタの動作電圧よりも高いことを特徴とする半導体装置。
  4. 請求項１〜３のうちいずれか１項に記載の半導体装置において、
    前記第１の高誘電率絶縁膜、前記第２の高誘電率絶縁膜及び前記第３の高誘電率絶縁膜は、互いに同じ膜厚を有していることを特徴とする半導体装置。
  5. 請求項１〜４のうちいずれか１項に記載の半導体装置において、
    前記第１のゲート電極は、第１の金属膜と前記第１の金属膜上に形成された第１のシリコン膜とからなり、
    前記第２のゲート電極は、第２の金属膜と前記第２の金属膜上に形成された第２のシリコン膜とからなり、
    前記第３のゲート電極は、第３の金属膜と前記第３の金属膜上に形成された第３のシリコン膜とからなることを特徴とする半導体装置。
  6. 請求項１〜５のうちいずれか１項に記載の半導体装置において、
    前記第２のエクステンション領域は、前記第１のエクステンション領域よりも浅い深さを有し、且つ、前記第３のエクステンション領域よりも深い深さを有していることを特徴とする半導体装置。
  7. 請求項１〜６のうちいずれか１項に記載の半導体装置において、
    前記第１の高誘電率絶縁膜、前記第２の高誘電率絶縁膜及び前記第３の高誘電率絶縁膜は、比誘電率が１０以上の金属酸化物からなることを特徴とする半導体装置。
  8. 請求項１〜７のうちいずれか１項に記載の半導体装置において、
    前記第１のシリコン酸化膜及び前記第２のシリコン酸化膜は、膜厚が３ｎｍ以上であって且つ６ｎｍ以下であり、
    前記第３のシリコン酸化膜は、膜厚が０．８ｎｍ以上であって且つ１．２ｎｍ以下であることを特徴とする半導体装置。
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