CN108695329B - 半导体装置及其制造方法 - Google Patents
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Abstract
本发明公开一种半导体装置及其制造方法。所述半导体装置包括基底、n型栅极、p型栅极、隔离层、第一栅绝缘层、第二栅绝缘层以及导电层。基底包括由配置于基底中的多个隔离结构所界定出的p型区域与n型区域。n型栅极配置于p型区域中的基底上。p型栅极配置于n型区域中的基底上。隔离层配置于p型栅极与n型栅极之间的隔离结构上。第一栅绝缘层配置于p型栅极与基底之间以及p型栅极与隔离层之间。第二栅绝缘层配置于所述n型栅极与基底之间以及n型栅极与隔离层之间。导电层配置于p型栅极、隔离层与n型栅极上。
Description
技术领域
本发明涉及一种半导体装置，且特别是涉及一种相邻的p型元件和n型元件通过导电层连接的半导体装置。
背景技术
随着半导体装置的尺寸持续缩小，半导体元件之间的间距也随之缩小。在半导体装置中，不同的半导体元件彼此相邻地配置，且可通过内连线(interconnection)而彼此电连接。举例来说，在静态随机存取存储器(static random access memory，SRAM)中，p型金属氧化物半导体(MOS)晶体管与n型金属氧化物半导体晶体管邻近地配置于基底上，且共用栅极层以彼此电连接。
在上述的结构中，p型金属氧化物半导体晶体管的栅极通常会掺杂有p型掺杂(p型栅极)，且n型金属氧化物半导体晶体管的栅极通常会掺杂有n型掺杂(n型栅极)。然而，在半导体装置的制造过程中，通常会经历热制作工艺，此时p型栅极中的p型掺杂会扩散至n型栅极中，而n型栅极中的n型掺杂会扩散至p型栅极中，造成多晶硅空乏效应(poly depletioneffect)、高启始电压(threshold voltage)与低电流等问题，使得元件效能受到影响。
发明内容
本发明提供一种半导体装置，其具有通过导电层而彼此连接的p型元件和n型元件。
本发明提供一种半导体装置的制造方法，其在形成分离开的两个栅极的过程中移除两个栅极之间的栅极材料层。
本发明的半导体装置包括基底、n型栅极、p型栅极、隔离层、第一栅绝缘层、第二栅绝缘层以及导电层。基底包括由配置于所述基底中的多个隔离结构所界定出的p型区域与n型区域。n型栅极配置于所述p型区域中的所述基底上。p型栅极配置于所述n型区域中的所述基底上。隔离层配置于所述p型栅极与所述n型栅极之间的所述隔离结构上。第一栅绝缘层配置于所述p型栅极与所述基底之间以及所述p型栅极与所述隔离层之间。第二栅绝缘层配置于所述n型栅极与所述基底之间以及所述n型栅极与所述隔离层之间。导电层配置于所述p型栅极、所述隔离层与所述n型栅极上。
在本发明的半导体装置的一实施例中，所述导电层的材料例如为金属硅化物。
在本发明的半导体装置的一实施例中，所述隔离层包括氮化物层以及位于所述氮化物层与所述隔离结构之间的氧化物层。
在本发明的半导体装置的一实施例中，所述p型栅极的顶面、所述隔离层的顶面与所述n型栅极的顶面是共平面的。
本发明的半导体装置的制造方法包括以下步骤：提供基底，所述基底包括由配置于所述基底中的多个隔离结构所界定出的p型区域与n型区域；在所述p型区域与所述n型区域之间的所述隔离结构上形成隔离层；在所述基底与所述隔离层上形成栅绝缘材料层；在所述栅绝缘材料层上形成栅极材料层；在所述p型区域中的所述栅极材料层中注入n型掺杂以及于所述n型区域中的所述栅极材料层中注入p型掺杂；移除部分所述栅极材料层与部分所述栅绝缘材料层，以暴露出所述隔离层的顶面；在所述栅极材料层与所述隔离层上形成导电材料层；移除部分所述栅极材料层、部分所述栅绝缘材料层与所述导电材料层，以于所述p型区域中形成n型栅极以及于所述n型区域中形成p型栅极；在所述p型栅极、所述隔离层与所述n型栅极上形成导电层。
在本发明的半导体装置的制造方法的一实施例中，在将所述p型掺杂与所述n型掺杂注入所述栅极材料层中之后以及在移除部分所述栅极材料层与部分所述栅绝缘材料层之前，还包括进行热制作工艺。
在本发明的半导体装置的制造方法的一实施例中，所述导电材料层包括多晶硅层，且在形成所述导电材料层之后，还包括以下步骤：在所述p型区域中的所述多晶硅层中注入所述n型掺杂以及于所述n型区域中的所述多晶硅层中注入所述p型掺杂；使至少一部分的经注入的所述多晶硅层转变为金属硅化物层。
在本发明的半导体装置的制造方法的一实施例中，在将所述p型掺杂与所述n型掺杂注入所述多晶硅层中之后以及在形成所述金属硅化物层之前，还包括进行热制作工艺。
本发明的半导体装置包括基底、n型栅极、p型栅极、第一栅绝缘层、第二栅绝缘层以及导电层。基底包括由配置于所述基底中的多个隔离结构所界定出的p型区域与n型区域，其中所述隔离结构突出所述基底的表面。n型栅极配置于所述p型区域中的所述基底上。p型栅极配置于所述n型区域中的所述基底上。第一栅绝缘层配置于所述p型栅极与所述基底之间以及所述p型栅极与所述隔离结构之间。第二栅绝缘层配置于所述n型栅极与所述基底之间以及所述n型栅极与所述隔离结构之间。导电层配置于所述p型栅极、所述隔离结构与所述n型栅极上。
在本发明的半导体装置的一实施例中，所述导电层的材料例如为金属硅化物。
在本发明的半导体装置的一实施例中，所述隔离结构突出所述基底的表面的高度例如介于40nm至60nm之间。
在本发明的半导体装置的一实施例中，所述p型栅极的顶面、所述隔离结构的顶面与所述n型栅极的顶面例如是共平面的。
本发明的半导体装置的制造方法包括以下步骤：提供基底，所述基底包括由配置于所述基底中的多个隔离结构所界定出的p型区域与n型区域，其中所述隔离结构突出所述基底的表面；在所述基底与所述隔离结构上形成栅绝缘材料层；在所述栅绝缘材料层上形成栅极材料层；在所述p型区域中的所述栅极材料层中注入n型掺杂以及于所述n型区域中的所述栅极材料层中注入p型掺杂；移除部分所述栅极材料层与部分所述栅绝缘材料层，以暴露出所述隔离结构的顶面，且于所述p型区域中形成n型栅极以及于所述n型区域中形成p型栅极；在所述p型栅极、所述隔离结构与所述n型栅极上形成导电层。
在本发明的半导体装置的制造方法的一实施例中，在将所述p型掺杂与所述n型掺杂注入所述栅极材料层中之后以及在移除部分所述栅极材料层与部分所述栅绝缘材料层之前，还包括进行热制作工艺。
在本发明的半导体装置的制造方法的一实施例中，所述导电层的形成方法包括以下步骤：在所述p型栅极、所述隔离结构与所述n型栅极上形成多晶硅层；在所述p型区域中的所述多晶硅层中注入所述n型掺杂以及于所述n型区域中的所述多晶硅层中注入所述p型掺杂；使至少一部分的经注入的所述多晶硅层转变为金属硅化物层。
在本发明的半导体装置的制造方法的一实施例中，在将所述p型掺杂与所述n型掺杂注入所述多晶硅层中之后以及在形成所述金属硅化物层之前，还包括进行热制作工艺。
在本发明的半导体装置的制造方法的一实施例中，所述隔离结构突出所述基底的表面的高度例如介于40nm至60nm之间。
本发明的半导体装置包括基底、n型栅极、p型栅极、隔离层、第一栅绝缘层、第二栅绝缘层以及导电层。基底，包括由配置于所述基底中的多个隔离结构所界定出的p型区域与n型区域。n型栅极配置于所述p型区域中的所述基底上。p型栅极配置于所述n型区域中的所述基底上。隔离层配置于所述p型栅极与所述n型栅极之间的所述隔离结构上。第一栅绝缘层配置于所述p型栅极与所述基底之间。第二栅绝缘层配置于所述n型栅极与所述基底之间。导电层，配置于所述p型栅极的顶面与部分侧壁上、所述隔离层的顶面上以及所述n型栅极的顶面与部分侧壁上。
在本发明的半导体装置的一实施例中，所述导电层的材料例如为金属硅化物。
在本发明的半导体装置的一实施例中，所述隔离层包括多晶硅层以及位于所述多晶硅层与所述隔离结构之间的氧化物层。
在本发明的半导体装置的一实施例中，所述p型栅极的顶面与所述n型栅极的顶面例如高于所述隔离层的顶面。
本发明的半导体装置的制造方法包括以下步骤：提供基底，所述基底包括由配置于所述基底中的多个隔离结构所界定出的p型区域与n型区域；在所述p型区域与所述n型区域之间的所述隔离结构上形成复合隔离层，其中所述复合隔离层包括依序堆叠于所述基底上的隔离层与掩模层；在所述基底与所述复合隔离层上形成栅绝缘材料层；在所述栅绝缘材料层上形成栅极材料层；在所述p型区域中的所述栅极材料层中注入n型掺杂以及于所述n型区域中的所述栅极材料层中注入p型掺杂；移除部分所述栅极材料层与部分所述栅绝缘材料层，以暴露出所述掩模层的顶面，且于所述p型区域中形成n型栅极以及于所述n型区域中形成p型栅极；移除所述掩模层；至少移除部分位于所述p型栅极与所述隔离层之间以及位于所述n型栅极与所述隔离层之间的所述栅绝缘材料层，使得所述栅绝缘材料层的顶面低于所述隔离层的顶面；在所述p型栅极、所述隔离层与所述n型栅极上形成导电层。
在本发明的半导体装置的制造方法的一实施例中，在将所述p型掺杂与所述n型掺杂注入所述栅极材料层中之后以及在移除部分所述栅极材料层与部分所述栅绝缘材料层之前，还包括进行热制作工艺。
在本发明的半导体装置的制造方法的一实施例中，所述导电层的形成方法例如是进行金属硅化物制作工艺，以于所述p型栅极的顶面与部分侧壁上、所述隔离层的顶面上以及所述n型栅极的顶面与部分侧壁上形成金属硅化物。
在本发明的半导体装置的制造方法的一实施例中，所述隔离层包括多晶硅层以及位于所述多晶硅层与所述隔离结构之间的氧化物层。
基于上述，在本发明中，在形彼此分隔开的两个栅极的过程中，通过移除两个栅极之间的栅极材料层来消除栅极材料层中的掺杂扩散现象，因此可避免多晶硅空乏效应、高启始电压与低电流等问题，进而避免半导体元件的效能降低。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1F为本发明第一实施例的半导体装置的制造流程剖面示意图；
图2A至图2F为本发明第二实施例的半导体装置的制造流程剖面示意图；
图3A至图3G为本发明第三实施例的半导体装置的制造流程剖面示意图。
符号说明
10、20、30：半导体装置
100：基底
100a：p型区域
100b：n型区域
102、202：隔离结构
104：牺牲氧化物层
106：氮化物层
108、300a：隔离层
110：栅绝缘材料层
110a、110b：栅绝缘层
112：栅极材料层
112a、120a：n型栅极
112b、120b：p型栅极
114a：n型掺杂
114b：p型掺杂
116：导电层
118、204：间隙壁
200：多晶硅层
300：复合隔离层
302：金属硅化物层
具体实施方式
图1A至图1F为依据本发明第一实施例的半导体装置的制造流程剖面示意图。首先，请参照图1A，提供基底100。基底100包括p型区域100a与n型区域100b。p型区域100a与n型区域100b的形成方法如下：在基底100中形成多个隔离结构102，这些隔离结构102于基底100中界定出多个主动区域(active area)；进行离子注入制作工艺，分别于不同的主动区域中注入p型掺杂与n型掺杂，以于基底100中形成p型区域100a与n型区域100b。换句话说，这些隔离结构102于基底100中界定出p型区域100a与n型区域100b。上述的隔离结构102例如是浅沟槽隔离结构(shallow trench isolation，STI)。
然后，在基底100上形成牺牲氧化物层104。牺牲氧化物层104的形成方法例如是进行化学气相沉积制作工艺或进行热氧化制作工艺。接着，在牺牲氧化物层104上形成氮化物层106。氮化物层106的形成方法例如是进行化学气相沉积制作工艺。
然后，请参照图1B，移除部分氮化物层106与部分牺牲氧化物层104，以于p型区域100a与n型区域100b之间的隔离结构102上形成隔离层108。在本实施例中，隔离层108即是由剩余的氮化物层106与牺牲氧化物层104所构成的堆叠层。形成隔离层108的方法包括以下步骤：进行图案化制作工艺，移除部分氮化物层106，保留p型区域100a与n型区域100b之间的隔离结构102上的氮化物层106；移除未被氮化物层106覆盖的牺牲氧化物层104。移除牺牲氧化物层104的方法例如是利用氢氟酸(HF)与氨气的混合气体来进行化学氧化物移除制作工艺，此即所谓的certas清洗。以此方式移除牺牲氧化物层104可避免隔离结构102以及隔离层108中的牺牲氧化物层104在移除的过程中受到严重损害。
接着，在基底100上形成栅绝缘材料层110。栅绝缘材料层110例如是氧化层，其形成方法例如是进行化学气相沉积制作工艺或进行热氧化制作工艺。在本实施例中，栅绝缘材料层110共形地覆盖基底100、隔离结构102与隔离层108。然后，在栅绝缘材料层110上形成栅极材料层112。栅极材料层112例如是多晶硅层，其形成方法例如是进行化学气相沉积制作工艺。
接着，请参照图1C，进行离子注入制作工艺，将n型掺杂114a注入p型区域100a中的栅极材料层112中，以及将p型掺杂114b注入n型区域100b中的栅极材料层112中。在将n型掺杂114a与p型掺杂114b注入栅极材料层112中之后，进行热制作工艺以活化n型掺杂114a与p型掺杂114b。此时，n型掺杂114a与p型掺杂114b会产生互相扩散现象，即n型掺杂114a扩散至n型区域100b中的栅极材料层112中，且p型掺杂114b扩散至p型区域100a中的栅极材料层112中。上述的扩散现象主要会发生在p型区域100a与n型区域100b的交界处附近。在本实施例中，上述的扩散现象主要会发生在p型区域100a与n型区域100b的交界处的隔离层108上方的栅极材料层112中。
然后，请参照图1D，移除部分栅极材料层112与部分栅绝缘材料层110，以暴露出隔离层108(氮化物层106)的顶面。移除部分栅极材料层112与部分栅绝缘材料层110的方法例如是利用隔离层108(氮化物层106)作为停止层来进行化学机械研磨制作工艺。此时，掺杂有n型掺杂114a的栅极材料层112与掺杂有p型掺杂114b的栅极材料层112通过隔离层108而分隔开来，且栅极材料层112的顶面与隔离层108的顶面是共平面的。如此一来，可移除栅极材料层112中发生掺杂扩散现象的部分。
接着，请参照图1E，在栅极材料层112与隔离层108上形成导电材料层(未绘示)。导电材料层例如是多晶硅层。然后，进行图案化制作工艺，移除部分栅极材料层112、部分栅绝缘材料层110与导电材料层。此时，在p型区域100a中，剩余的栅极材料层112(掺杂有n型掺杂114a)与栅绝缘材料层110分别作为n型栅极112a与栅绝缘层110a，且在n型区域100b中，剩余的栅极材料层112(掺杂有p型掺杂114b)与栅绝缘材料层110分别作为p型栅极112b与栅绝缘层110b，p型栅极112b的顶面、隔离层108的顶面与n型栅极112a的顶面是共平面的，而导电层116形成于n型栅极112a、隔离层108与p型栅极112b上。也就是说，n型栅极112a与p型栅极112b通过隔离层108而分隔开来，且栅绝缘层110a位于n型栅极112a与基底100之间以及n型栅极112a与隔离层108之间，而栅绝缘层110b位于p型栅极112b与基底100之间以及p型栅极112b与隔离层108之间。
此外，在上述步骤之后，可于n型栅极112a与p型栅极112b的相对两侧(在垂直于图面的方向上)的基底100中形成淡掺杂区(未绘示)。上述的淡掺杂区也可称为淡掺杂漏极(lightly doped drain，LDD)。接着，在由n型栅极112a、隔离层108、p型栅极112b与导电层116所构成的结构的相对的侧壁上形成间隙壁118。间隙壁118的形成方法如下：在基底100上共形地形成间隙壁材料层(例如氮化物层)；进行各向异性蚀刻制作工艺，移除部分间隙壁材料层。
然后，进行离子注入制作工艺，在由n型栅极112a、隔离层108、p型栅极112b、导电层116与间隙壁118所构成的结构的相对两侧(在垂直于图面的方向上)的基底100中形成掺杂区(未绘示)，以作为源极区与漏极区。上述形成源极区与漏极区的方法如下：进行离子注入制作工艺，将n型掺杂120a注入n型栅极112a的相对两侧(在垂直于图面的方向上)的基底100中，以及将p型掺杂120b注入p型栅极112b的相对两侧(在垂直于图面的方向上)的基底100中。在注入的过程中，n型掺杂120a与p型掺杂120b也会同时注入导电层116中。因此，在后续进行热制作工艺以活化n型掺杂120a与p型掺杂120b时，n型掺杂120a与p型掺杂120b同样地会产生互相扩散现象，且此扩散现象主要会发生在p型区域100a与n型区域100b的交界处的隔离层108上方的导电层116中。也就是说，导电层116成为经掺杂的多晶硅层。
之后，请参照图1F，进行金属硅化物制作工艺，使导电层116由经掺杂的多晶硅层转变为金属硅化物层，以移除导电层116中掺杂扩散的部分，以完成本实施例的半导体装置10的制造。在半导体装置10中，n型栅极112a与p型栅极112b通过隔离层108而分隔开来，且通过导电层116而彼此电连接。由于在上述金属硅化物制作工艺之后，导电层116中的掺杂扩散现象已不存在，因此避免了多晶硅空乏效应、高启始电压与低电流等问题。
特别一提的是，在本实施例中，将具有掺杂扩散现象的整个导电层116由经掺杂的多晶硅层转变为金属硅化物层，但本发明不限于此。在其他实施例中，也可以是仅将部分的导电层116(导电层116的表面部分)由经掺杂的多晶硅层转变为金属硅化物层。如此一来，多晶硅空乏效应、高启始电压与低电流等问题也可被有效地减轻，避免半导体装置10的效能受到严重影响。
图2A至图2F为依据本发明第二实施例的半导体装置的制造流程剖面示意图。在本实施例中，与第一实施例相同的元件将以相同的元件符号表示，且其形成方法将不再另行说明。首先，请参照图2A，在基底100上依序形成牺牲氧化物层104、多晶硅层200与氮化物层106。
然后，请参照图2B，于基底100、牺牲氧化物层104、多晶硅层200与氮化物层106中形成隔离结构202。隔离结构202例如是浅沟槽隔离结构。在本实施例中，多晶硅层200与氮化物层106作为用以形成隔离结构202的硬掩模层。硬掩模层的厚度可视后续预形成的隔离结构的厚度而定，本发明不对此进行限制。隔离结构202的形成方法为本领域技术人员所熟知，于此不再另行说明。重要的是，在本实施例中，隔离结构202突出于基板100的表面。隔离结构202突出于基板100的表面的高度可用以界定后续所形成的栅极的厚度。在本实施例中，隔离结构202突出基底100的表面的高度例如介于40nm至60nm之间。
接着，移除多晶硅层200与氮化物层106。移除多晶硅层200与氮化物层106的方法例如是进行各向同性蚀刻制作工艺(湿蚀刻制作工艺)。这些隔离结构202于基底100中界定出多个主动区域。然后，进行离子注入制作工艺，以于基底100中形成p型区域100a与n型区域100b。换句话说，这些隔离结构202于基底100中界定出p型区域100a与n型区域100b。接着，移除牺牲氧化物层104。移除牺牲氧化物层104的方法例如是进行各向同性蚀刻制作工艺(湿蚀刻制作工艺)。然后，在基底100上形成栅绝缘材料层110。在本实施例中，栅绝缘材料层110共形地覆盖基底100与隔离结构202。然后，在栅绝缘材料层110上形成栅极材料层112。
接着，请参照图2C，进行离子注入制作工艺，将n型掺杂114a注入p型区域100a中的栅极材料层112中，以及将p型掺杂114b注入n型区域100b中的栅极材料层112中。在将n型掺杂114a与p型掺杂114b注入栅极材料层112中之后，进行热制作工艺以活化n型掺杂114a与p型掺杂114b。此时，n型掺杂114a与p型掺杂114b会产生互相扩散现象，即n型掺杂114a扩散至n型区域100b中的栅极材料层112中，且p型掺杂114b扩散至p型区域100a中的栅极材料层112中。上述的扩散现象主要会发生在p型区域100a与n型区域100b的交界处附近。在本实施例中，上述的扩散现象主要会发生在p型区域100a与n型区域100b的交界处的隔离结构202上方的栅极材料层112中。
然后，请参照图2D，移除部分栅极材料层112与部分栅绝缘材料层110，以暴露出隔离结构202的顶面。移除部分栅极材料层112与部分栅绝缘材料层110的方法例如是利用隔离结构202作为停止层来进行化学机械研磨制作工艺。此时，掺杂有n型掺杂114a的栅极材料层112与掺杂有p型掺杂114b的栅极材料层112通过隔离结构202而分隔开来，且移除了栅极材料层112中发生掺杂扩散现象的部分。如此一来，在p型区域100a中，剩余的栅极材料层112(掺杂有n型掺杂114a)与栅绝缘材料层110分别作为n型栅极112a与栅绝缘层110a，且在n型区域100b中，剩余的栅极材料层112(掺杂有p型掺杂114b)与栅绝缘材料层110分别作为p型栅极112b与栅绝缘层110b，p型栅极112b的顶面、隔离结构202的顶面与n型栅极112a的顶面是共平面的。也就是说，n型栅极112a与p型栅极112b通过隔离结构202而分隔开来，且栅绝缘层110a位于n型栅极112a与基底100之间以及n型栅极112a与隔离结构202之间，而栅绝缘层110b位于p型栅极112b与基底100之间以及p型栅极112b与隔离结构202之间。
接着，请参照图2E，在n型栅极112a、隔离结构202与p型栅极112b上形成导电层116。然后，可于n型栅极112a与p型栅极112b的相对两侧(在垂直于图面的方向上)的基底100中形成淡掺杂区(未绘示)。上述的淡掺杂区也可称为淡掺杂漏极。接着，在导电层116的相对的侧壁上形成间隙壁204。间隙壁204的形成方法与第一实施例中的间隙壁118的形成方法相似，于此不另行说明。然后，进行离子注入制作工艺，将n型掺杂120a注入n型栅极112a的相对两侧(在垂直于图面的方向上)的基底100中，以及将p型掺杂120b注入p型栅极112b的相对两侧(在垂直于图面的方向上)的基底100中，以形成源极区与漏极区。在注入的过程中，n型掺杂120a与p型掺杂120b也会同时注入导电层116中。因此，在后续进行热制作工艺以活化n型掺杂120a与p型掺杂120b时，n型掺杂120a与p型掺杂120b同样地会产生互相扩散现象，且此扩散现象主要会发生在p型区域100a与n型区域100b的交界处的隔离结构202上方的导电层116中。也就是说，导电层116成为经掺杂的多晶硅层。
之后，请参照图2F，进行金属硅化物制作工艺，使导电层116由经掺杂的多晶硅层转变为金属硅化物层，以移除导电层116中掺杂扩散的部分，以完成本实施例的半导体装置20的制造。在半导体装置20中，n型栅极112a与p型栅极112b通过隔离结构202而分隔开来，且通过导电层116而彼此电连接。由于在上述金属硅化物制作工艺之后，导电层116中的掺杂扩散现象已不存在，因此避免了多晶硅空乏效应、高启始电压与低电流等问题。
在本实施例中，将具有掺杂扩散现象的整个导电层116由经掺杂的多晶硅层转变为金属硅化物层，但本发明不限于此。在其他实施例中，也可以是仅将部分的导电层116(导电层116的表面部分)由经掺杂的多晶硅层转变为金属硅化物层。
图3A至图3G为依据本发明第三实施例的半导体装置的制造流程剖面示意图。在本实施例中，与第一、第二实施例相同的元件将以相同的元件符号表示，且其形成方法将不再另行说明。首先，请参照图3A，提供基底100。基底100包括由多个隔离结构102所界定出的p型区域100a与n型区域100b。然后，在基底100上依序形成牺牲氧化物层104、多晶硅层200与氮化物层106。
然后，请参照图3B，移除部分氧化物层104、部分多晶硅层200与部分氮化物层106，以于p型区域100a与n型区域100b之间的隔离结构102上形成复合隔离层300。复合隔离层300包括由剩余的牺牲氧化物层104与多晶硅层200所构成的隔离层300a以及位于隔离层300a上的剩余的氮化物层106(掩模层)。形成复合隔离层300的方法包括以下步骤：进行图案化制作工艺，移除部分氮化物层106，保留p型区域100a与n型区域100b之间的隔离结构102上的氮化物层106；移除未被氮化物层106覆盖的多晶硅层200；移除未被氮化物层106与多晶硅层200覆盖的牺牲氧化物层104。移除牺牲氧化物层104的方法例如是进行前述的certas清洗，以避免隔离结构102以及复合隔离层300中的牺牲氧化物层104受到严重损害。
接着，在基底100上形成栅绝缘材料层110。在本实施例中，栅绝缘材料层110共形地覆盖基底100、隔离结构102与复合隔离层300。然后，在栅绝缘材料层110上形成栅极材料层112。
接着，请参照图3C，进行离子注入制作工艺，将n型掺杂114a注入p型区域100a中的栅极材料层112中，以及将p型掺杂114b注入n型区域100b中的栅极材料层112中。之后，进行热制作工艺以活化n型掺杂114a与p型掺杂114b。此时，n型掺杂114a与p型掺杂114b会产生互相扩散现象，即n型掺杂114a扩散至n型区域100b中的栅极材料层112中，且p型掺杂114b扩散至p型区域100a中的栅极材料层112中。在本实施例中，上述的扩散现象主要会发生在p型区域100a与n型区域100b的交界处的复合隔离层300上方的栅极材料层112中。
然后，请参照图3D，移除部分栅极材料层112与部分栅绝缘材料层110，以暴露出掩模层(氮化物层106)的顶面，且移除了栅极材料层112中发生掺杂扩散现象的部分。移除部分栅极材料层112与部分栅绝缘材料层110的方法例如是利用掩模层(氮化物层106)作为停止层来进行化学机械研磨制作工艺。此时，掺杂有n型掺杂114a的栅极材料层112与掺杂有p型掺杂114b的栅极材料层112通过复合隔离层300而分隔开来，且栅极材料层112的顶面与复合隔离层300的顶面是共平面的。
接着，请参照图3E，进行图案化制作工艺，移除部分栅极材料层112与部分栅绝缘材料层110。此时，在p型区域100a中，剩余的栅极材料层112(掺杂有n型掺杂114a)与栅绝缘材料层110分别作为n型栅极112a与栅绝缘层110a，且在n型区域100b中，剩余的栅极材料层112(掺杂有p型掺杂114b)与栅绝缘材料层110分别作为p型栅极112b与栅绝缘层110b，而p型栅极112b的顶面、复合隔离层300的顶面与n型栅极112a的顶面是共平面的。也就是说，n型栅极112a与p型栅极112b通过复合隔离层300而分隔开来，且栅绝缘层110a位于n型栅极112a与基底100之间以及n型栅极112a与复合隔离层300之间，而栅绝缘层110b位于p型栅极112b与基底100之间以及p型栅极112b与复合隔离层300之间。
此外，在上述步骤之后，可于n型栅极112a与p型栅极112b的相对两侧(在垂直于图面的方向上)的基底100中形成淡掺杂区(未绘示)。上述的淡掺杂区也可称为淡掺杂漏极。接着，在由n型栅极112a、复合隔离层300与p型栅极112b所构成的结构的相对的侧壁上形成间隙壁118。然后，进行离子注入制作工艺，将n型掺杂注入n型栅极112a的相对两侧(在垂直于图面的方向上)的基底100中，以及将p型掺杂注入p型栅极112b的相对两侧(在垂直于图面的方向上)的基底100中，以形成源极区与漏极区。在注入的过程中，n型掺杂与p型掺杂也会各自注入n型栅极112a与p型栅极112b中，使得n型栅极112a与p型栅极112b的掺杂浓度提高。
然后，请参照图3F，移除掩模层(氮化物层106)。接着，至少移除部分位于n型栅极112a与隔离层300a之间的栅绝缘层110a，以及至少移除部分位于p型栅极112b与隔离层300a之间的栅绝缘层110b，使得剩余的栅绝缘层110a与栅绝缘层110b的顶面低于隔离层300a(多晶硅层200)的顶面。在其他实施例中，也可以是将位于n型栅极112a与隔离层300a之间的栅绝缘层110a以及位于p型栅极112b与隔离层300a之间的栅绝缘层110b完全移除。
之后，请参照图3G，进行金属硅化物制作工艺。此时，n型栅极112a的顶面与暴露出来的侧壁上、隔离层300a(多晶硅层200)的顶面上以及p型栅极112b的顶面与暴露出来的侧壁上都会形成有金属硅化物层302。在进行金属硅化物制作工艺的过程中，可通过控制制作工艺时间来使得形成于n型栅极112a的侧壁上以及p型栅极112b的侧壁上的金属硅化物层302与形成于隔离层300a(多晶硅层200)的顶面上的金属硅化物层302具有足够的厚度而彼此连接在一起，以作为将n型栅极112a与p型栅极112b电连接的导电层。如此一来，完成了本实施例的半导体装置30的制造。
在上述各实施例中，由于在形成分离开的两个栅极的过程中，栅极材料层中的掺杂扩散现象已通过移除两个栅极之间的栅极材料层而消除，因此解决了多晶硅空乏效应、高启始电压与低电流等问题。如此一来，可有效地避免所形成的半导体元件的效能降低的问题。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (22)
1.一种半导体装置，包括：
基底，包括由配置于所述基底中的多个隔离结构所界定出的p型区域与n型区域；
n型栅极，配置于所述p型区域中的所述基底上；
p型栅极，配置于所述n型区域中的所述基底上；
隔离层，配置于所述p型栅极与所述n型栅极之间的所述隔离结构上，所述隔离层包括氮化物层以及位于所述氮化物层与所述隔离结构之间的氧化物层；
第一栅绝缘层，配置于所述p型栅极与所述基底之间以及所述p型栅极与所述隔离层之间；
第二栅绝缘层，配置于所述n型栅极与所述基底之间以及所述n型栅极与所述隔离层之间；以及
导电层，配置于所述p型栅极、所述隔离层与所述n型栅极上。
2.如权利要求1所述的半导体装置，其中所述导电层的材料包括金属硅化物。
3.如权利要求1所述的半导体装置，其中所述p型栅极的顶面、所述隔离层的顶面与所述n型栅极的顶面是共平面的。
4.一种半导体装置的制造方法，包括：
提供基底，所述基底包括由配置于所述基底中的多个隔离结构所界定出的p型区域与n型区域；
在所述p型区域与所述n型区域之间的所述隔离结构上形成隔离层；
在所述基底与所述隔离层上形成栅绝缘材料层；
在所述栅绝缘材料层上形成栅极材料层；
在所述p型区域中的所述栅极材料层中注入n型掺杂以及于所述n型区域中的所述栅极材料层中注入p型掺杂；
移除部分所述栅极材料层与部分所述栅绝缘材料层，以暴露出所述隔离层的顶面；
在所述栅极材料层与所述隔离层上形成导电材料层；
移除部分所述栅极材料层、部分所述栅绝缘材料层与所述导电材料层，以于所述p型区域中形成n型栅极以及于所述n型区域中形成p型栅极，以及于所述p型栅极、所述隔离层与所述n型栅极上形成导电层。
5.如权利要求4所述的半导体装置的制造方法，其中在将所述p型掺杂与所述n型掺杂注入所述栅极材料层中之后以及在移除部分所述栅极材料层与部分所述栅绝缘材料层之前，还包括进行热制作工艺。
6.如权利要求4所述的半导体装置的制造方法，其中所述导电材料层包括多晶硅层，且在形成所述导电材料层之后，还包括：
在所述p型区域中的所述多晶硅层中注入所述n型掺杂以及于所述n型区域中的所述多晶硅层中注入所述p型掺杂；以及
使至少一部分的经注入的所述多晶硅层转变为金属硅化物层。
7.如权利要求6所述的半导体装置的制造方法，其中在将所述p型掺杂与所述n型掺杂注入所述多晶硅层中之后以及在形成所述金属硅化物层之前，还包括进行热制作工艺。
8.一种半导体装置，包括：
基底，包括由配置于所述基底中的多个隔离结构所界定出的p型区域与n型区域，其中所述隔离结构突出所述基底的表面；
n型栅极，配置于所述p型区域中的所述基底上；
p型栅极，配置于所述n型区域中的所述基底上；
第一栅绝缘层，配置于所述p型栅极与所述基底之间以及所述p型栅极与所述隔离结构之间；
第二栅绝缘层，配置于所述n型栅极与所述基底之间以及所述n型栅极与所述隔离结构之间；以及
导电层，配置于所述p型栅极、所述隔离结构与所述n型栅极上,
其中所述p型栅极的顶面、所述隔离结构的顶面与所述n型栅极的顶面是共平面的。
9.如权利要求8所述的半导体装置，其中所述导电层的材料包括金属硅化物。
10.如权利要求8所述的半导体装置，其中所述隔离结构突出所述基底的表面的高度介于40nm至60nm之间。
11.一种半导体装置的制造方法，包括：
提供基底，所述基底包括由配置于所述基底中的多个隔离结构所界定出的p型区域与n型区域，其中所述隔离结构突出所述基底的表面；
在所述基底与所述隔离结构上形成栅绝缘材料层；
在所述栅绝缘材料层上形成栅极材料层；
在所述p型区域中的所述栅极材料层中注入n型掺杂以及于所述n型区域中的所述栅极材料层中注入p型掺杂；
移除部分所述栅极材料层与部分所述栅绝缘材料层，以暴露出所述隔离结构的顶面，且于所述p型区域中形成n型栅极以及于所述n型区域中形成p型栅极；以及
在所述p型栅极、所述隔离结构与所述n型栅极上形成导电层。
12.如权利要求11所述的半导体装置的制造方法，其中在将所述p型掺杂与所述n型掺杂注入所述栅极材料层中之后以及在移除部分所述栅极材料层与部分所述栅绝缘材料层之前，还包括进行热制作工艺。
13.如权利要求11所述的半导体装置的制造方法，其中所述导电层的形成方法包括：
在所述p型栅极、所述隔离结构与所述n型栅极上形成多晶硅层；
在所述p型区域中的所述多晶硅层中注入所述n型掺杂以及于所述n型区域中的所述多晶硅层中注入所述p型掺杂；以及
使至少一部分的经注入的所述多晶硅层转变为金属硅化物层。
14.如权利要求13所述的半导体装置的制造方法，其中在将所述p型掺杂与所述n型掺杂注入所述多晶硅层中之后以及在形成所述金属硅化物层之前，还包括进行热制作工艺。
15.如权利要求11所述的半导体装置的制造方法，其中所述隔离结构突出所述基底的表面的高度介于40nm至60nm之间。
16.一种半导体装置，包括：
基底，包括由配置于所述基底中的多个隔离结构所界定出的p型区域与n型区域；
n型栅极，配置于所述p型区域中的所述基底上；
p型栅极，配置于所述n型区域中的所述基底上；
隔离层，配置于所述p型栅极与所述n型栅极之间的所述隔离结构上,所述隔离层包括多晶硅层以及位于所述多晶硅层与所述隔离结构之间的氧化物层；
第一栅绝缘层，配置于所述p型栅极与所述基底之间；
第二栅绝缘层，配置于所述n型栅极与所述基底之间；以及
导电层，配置于所述p型栅极的顶面与部分侧壁上、所述隔离层的顶面上以及所述n型栅极的顶面与部分侧壁上。
17.如权利要求16所述的半导体装置，其中所述导电层的材料包括金属硅化物。
18.如权利要求16所述的半导体装置，其中所述p型栅极的顶面与所述n型栅极的顶面高于所述隔离层的顶面。
19.一种半导体装置的制造方法，包括：
提供基底，所述基底包括由配置于所述基底中的多个隔离结构所界定出的p型区域与n型区域；
在所述p型区域与所述n型区域之间的所述隔离结构上形成复合隔离层，其中所述复合隔离层包括依序堆叠于所述基底上的隔离层与掩模层；
在所述基底与所述复合隔离层上形成栅绝缘材料层；
在所述栅绝缘材料层上形成栅极材料层；
在所述p型区域中的所述栅极材料层中注入n型掺杂以及于所述n型区域中的所述栅极材料层中注入p型掺杂；
移除部分所述栅极材料层与部分所述栅绝缘材料层，以暴露出所述掩模层的顶面，且于所述p型区域中形成n型栅极以及于所述n型区域中形成p型栅极；
移除所述掩模层；
至少移除部分位于所述p型栅极与所述隔离层之间以及位于所述n型栅极与所述隔离层之间的所述栅绝缘材料层，使得所述栅绝缘材料层的顶面低于所述隔离层的顶面；以及
在所述p型栅极、所述隔离层与所述n型栅极上形成导电层。
20.如权利要求19所述的半导体装置的制造方法，其中在将所述p型掺杂与所述n型掺杂注入所述栅极材料层中之后以及在移除部分所述栅极材料层与部分所述栅绝缘材料层之前，还包括进行热制作工艺。
21.如权利要求19所述的半导体装置的制造方法，其中所述导电层的形成方法包括进行金属硅化物制作工艺，以于所述p型栅极的顶面与部分侧壁上、所述隔离层的顶面上以及所述n型栅极的顶面与部分侧壁上形成金属硅化物。
22.如权利要求19所述的半导体装置的制造方法，其中所述隔离层包括多晶硅层以及位于所述多晶硅层与所述隔离结构之间的氧化物层。
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