KR20100048764A - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법 Download PDF

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Abstract

본 발명은 도핑 효율을 증가시켜 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조 방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 상단부 가장자리가 라운딩된 홈을 포함하는 활성 영역을 갖는 반도체 기판과, 상기 반도체 기판 내에 상기 활성 영역을 한정하도록 형성된 소자분리막 및 상기 홈의 양측벽 각각 및 이들에 인접하는 활성 영역 부분 상에 형성된 단차 게이트를 포함한다.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는, 도핑 효율을 증가시켜 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
주지된 바와 같이, 씨모스(CMOS) 소자는 공정감소를 통한 비용절감을 위해 엔모스(NMOS)와 피모스(PMOS) 모두에서 N형 폴리실리콘 게이트를 형성해왔다. 그런데, 반도체 소자가 고집적화됨에 따라, 엔모스 영역에서는 표면 채널 특성을 갖는데 반하여 피모스 영역에서는 매몰 채널 특성을 갖게 되는바, 피모스 영역에서의 단채널 효과가 심화되어 소자 특성 확보에 어려움을 겪고 있다.
이에 따라, 최근에는 피모스 영역에서도 표면 채널 특성이 얻어지도록 하기 위해서, 엔모스 영역에는 인(P)이 도핑된 N형 폴리실리콘 게이트를, 그리고, 피모스 영역에는 붕소(B)가 도핑된 P형 폴리실리콘 게이트를 형성하는 듀얼 폴리 게이트 형성방법을 사용하고 있다.
이하에서는, 종래 기술에 따른 듀얼 폴리 게이트 형성방법에 대해 간략하게 설명하도록 한다.
먼저, 엔모스와 피모스 영역을 갖는 반도체 기판의 게이트 형성 영역을 식각한 후, 상기 반도체 기판 전면 상에 게이트 절연막을 증착한다. 상기 게이트 절연막 상에 폴리실리콘막을 증착한 다음, 상기 피모스 형성 영역에 선택적으로 P형 이온주입을 수행하여 P형 폴리실리콘막을 형성하고, 엔모스 형성 영역에 선택적으로 N형 이온주입을 수행하여 N형 폴리실리콘막을 형성한다. 그리고 나서, 상기 P형 폴리실리콘막과 N형 폴리실리콘막 상에 금속계막 및 하드마스크막을 차례로 형성한 후에 이들을 패터닝하여 상기 반도체 기판의 엔모스 영역에 N형 폴리실리콘 게이트를 형성함과 동시에 피모스 형성 영역에 P형 폴리실리콘 게이트를 형성한다.
그러나, 이 경우에는 상기 셀 영역의 식각된 반도체 기판 부분까지 이온주입이 제대로 수행되지 않아 P형 폴리실리콘막 상부에는 고농도 폴리실리콘막이 형성된 반면, 상기 식각된 반도체 기판 부분에서는 저농도의 폴리실리콘막이 형성되며, 이 때문에, 트랜지스터의 문턱전압이 감소하여 소자 특성 및 신뢰성이 저하된다.
이를 해결하기 위해, 상기 리세스된 반도체 기판 부분에서의 농도를 증가시키기 위한 이온주입을 추가로 수행하는 방법이 제안된 바 있으나, 게이트와 반도체 기판이 접하는 양측 모서리 부분에서 전계가 집중됨에 따라 전류가 누설되어, 소자의 리프레쉬 특성이 열화되는 문제가 발생된다.
본 발명은 도핑 효율을 증가시켜 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
일 견지에서, 본 발명의 실시예에 따른 반도체 소자는, 상단부 가장자리가 라운딩된 홈을 포함하는 활성 영역을 갖는 반도체 기판과, 상기 반도체 기판 내에 상기 활성 영역을 한정하도록 형성된 소자분리막 및 상기 홈의 양측벽 각각 및 이들에 인접하는 활성 영역 부분 상에 형성된 단차 게이트를 포함한다.
상기 단차 게이트는 게이트 절연막, N형 폴리실리콘막, P형 폴리실리콘막, 금속계막 및 하드마스크막의 적층 구조로 이루어진다.
본 발명의 실시예에 따른 반도체 소자는, 상기 단차 게이트 양측의 반도체 기판 표면 내에 형성된 접합 영역을 더 포함한다.
다른 견지에서, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 내에 활성 영역을 한정하는 소자분리막을 형성하는 단계와, 상기 활성 영역의 중앙부 표면 내에 선택적으로 불순물층을 형성하는 단계와, 상기 불순물이 이온주입된 활성 영역 부분을 식각하여 상단부 가장자리가 라운드된 홈을 형성하는 단계 및 상기 홈의 양측벽 각각 및 이들에 인접하는 활성 영역 부분들 상에 단차 게이트를 형성하는 단계를 포함한다.
상기 불순물층은 보론층으로 이루어진다.
상기 불순물층을 형성하는 단계는, 상기 소자분리막이 형성된 반도체 기판 상에 하드마스크막을 형성하는 단계와, 상기 하드마스크막 상에 상기 활성 영역의 중앙부 상부를 노출시키는 이온주입 마스크를 형성하는 단계와, 상기 이온주입 마 스크에 의해 노출된 상기 활성 영역의 중앙부 표면 내에 불순물을 이온주입하는 단계 및 상기 이온주입 마스크를 제거하는 단계를 포함한다.
상기 하드마스크막은 산화막으로 형성한다.
상기 이온주입 마스크는 감광막으로 형성한다.
상기 이온주입은 이온빔 공정, 플라즈마 도핑 공정 및 클러스터 도핑 공정 중 어느 하나의 공정으로 수행한다.
상기 이온빔 공정은 BF2를 1KeV∼5KeV의 에너지로 도핑한다.
상기 플라즈마 도핑 공정은 BF3를 1KeV∼5KeV의 에너지로 도핑한다.
상기 클러스터 도핑 공정은 B18H22(Octadecaborane)를 1KeV∼20KeV의 에너지로 도핑한다.
상기 상단부 가장자리가 라운드된 홈을 형성하는 단계는, 상기 활성 영역의 중앙부 표면 내에 불순물층이 형성된 반도체 기판 상에 상기 불순물층을 노출시키는 하드마스크를 형성하는 단계와, 상기 하드마스크에 의해 노출된 상기 불순물층 및 그 아래의 활성 영역 부분을 식각하는 단계 및 상기 하드마스크를 제거하는 단계를 포함한다.
상기 하드마스크는 산화막으로 형성한다.
상기 단차 게이트는 게이트 절연막, N형 폴리실리콘막, P형 폴리실리콘막, 금속계막 및 하드마스크막의 적층 구조로 형성한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 상기 단차 게이트를 형 성하는 단계 후, 상기 단차 게이트 양측의 반도체 기판 표면 내에 접합 영역을 형성하는 단계와, 상기 단차 게이트 및 접합 영역이 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계 및 상기 층간 절연막 내에 상기 접합 영역과 각각 콘택하는 랜딩플러그를 형성하는 단계를 더 포함한다.
본 발명은 활성 영역에 상단부 가장자리가 라운딩된 홈을 형성함으로써, 후속 이온주입 공정시 폴리실리콘막 내로 P형 불순물을 충분히 효과적으로 주입시켜 상기 폴리실리콘막 내에 상기 P형 불순물의 도핑 농도를 증가시킬 수 있다.
이처럼, 본 발명은 상기 상단부 가장자리가 라운딩된 홈에 의하여 상기 이온주입 공정시 상기 불순물의 도핑 효율을 증가시킴으로써, 상기 이온주입 공정 중 도우즈 또는 에너지 부족 및 열 확산 공정의 부족 등에 의해서 발생되는 전기적인 열화를 개선할 수 있으므로, 그 결과, 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 반도체 기판(100)은 상단부 가장자리가 라운딩(R)된 홈(H)을 포함하는 활성 영역을 갖는다. 상기 반도체 기판(100) 내에 상기 활성 영역을 한정하도록 소자분리막(102)이 형성되어 있다. 상기 홈(H)의 양측벽 각각 및 이들에 인접하는 활성 영역 부분 상에 단차 게이트(SG)가 형성되어 있다. 상기 단 차 게이트(SG)는 게이트 절연막(110), N형 폴리실리콘막(도시안됨), P형 폴리실리콘막(112), 금속계막(114) 및 하드마스크막(116)의 적층 구조로 이루어진다.
상기 단차 게이트(SG) 양측의 반도체 기판(100) 표면 내에 접합 영역(118)이 형성되어 있다.
본 발명의 실시예에서는, 활성 영역에 상단부 가장자리가 라운딩된 홈(H)의 구조를 가지며, 이러한 구조로 인해, 상기 P형 실리콘막(112)을 형성하기 위한 후속 이온주입 공정시 폴리실리콘막 내로 P형 불순물을 효과적으로 주입시킬 수 있으므로, 상기 P형 불순물의 도핑 농도를 증가시킬 수 있다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 내에 활성 영역을 한정하는 소자분리막(102)을 형성한다. 상기 소자분리막(102)은, 예컨대, STI(Shallow trench isolation) 공정에 따라 형성하며, SOD(Spin-on dielectric)막 및 HDP(High Density Plasma)막의 단일막, 또는, 이들의 적층막으로 구성한다.
상기 소자분리막(102)이 형성된 반도체 기판(100) 상에 하드마스크막(104)을 형성한 후, 상기 하드마스크막(104) 상에 상기 활성 영역의 중앙부 상부를 노출시키는 이온주입 마스크(106)를 형성한다. 예컨대, 상기 하드마스크막(104)은 산화막으로 형성하며, 상기 하드마스크막(104)은 상기 활성 영역의 중앙부 표면 내에 불순물을 이온주입하는 후속 공정시 발생된 식각 데미지(Damage)를 큐어링하기 위해 형성해준다. 상기 이온주입 마스크(106)는 감광막으로 형성한다.
도 2b를 참조하면, 상기 이온주입 마스크(106)에 의해 노출된 상기 활성 영역의 중앙부 표면 내에 P형 불순물을 낮은 에너지로 이온주입하여, 예컨대, B-O-Si으로 이루어진 불순물층(108)을 형성한다. 상기 이온주입은 이온빔 공정, 플라즈마 도핑 공정 및 클러스터 도핑 공정 중 어느 하나의 공정으로 수행한다.
예컨대, 상기 이온빔 공정은 BF2를 1KeV∼5KeV의 에너지로 도핑하고, 상기 플라즈마 도핑 공정은 BF3를 1KeV∼5KeV의 에너지로 도핑하며, 상기 클러스터 도핑 공정은 B18H22(Octadecaborane)를 1KeV∼20KeV의 에너지로 도핑한다.
도 2c를 참조하면, 상기 이온주입 마스크를 식각마스크로 이용해서 상기 이온주입 마스크에 의해 노출된 상기 하드마스크막(104)을 상기 불순물층(108)이 형성된 반도체 기판(100)이 노출될 때까지 식각한다. 이로써, 상기 활성 영역의 중앙부 표면 내에 불순물층(108)이 형성된 반도체 기판(100) 상에는 상기 불순물층(108)을 노출시키는 하드마스크(104a)가 형성된다. 이어서, 상기 이온주입 마스크를 제거한다.
도 2d를 참조하면, 상기 하드마스크(104a)에 의해 노출된 상기 불순물층 및 그 아래의 활성 영역 부분을 식각하여 상단부 가장자리가 라운드(R)된 홈(H)을 형성한다.
본 발명의 실시예에서는, 상기 노출된 상기 불순물층 및 그 아래의 활성 영역 부분의 식각시, 상기 B-O-Si으로 이루어진 불순물층(108)에 의하여 식각이 잘되지 않기 때문에, 상단부 가장자리가 라운드(R)된 홈(H)을 형성할 수 있다.
도 2e를 참조하면, 상기 하드마스크(104a)를, 예컨대, HF 용액을 사용하여 제거한 후, 상기 홈(H)을 포함한 활성 영역 상에 게이트 절연막(110)을 형성한다. 상기 게이트 절연막(110)은 산화막으로 형성한다.
그런 다음, 상기 소자분리막(102) 및 게이트 절연막(110) 상에 상기 홈(H)의 일부를 매립하도록 N형 폴리실리콘막(도시안됨)을 형성한 후, 상기 N형 폴리실리콘막 내에 P형 불순물을 이온주입하여 상기 N형 폴리실리콘막을 P형 폴리실리콘막(112)으로 전환시킨다. 여기서, 상기 P형 폴리실리콘막(112)은, 예컨대, BF3를 플라즈마 도핑 공정으로 수행하여 형성한다.
결과적으로, 상기 소자분리막(102) 및 게이트 절연막(110) 상에는 N형 폴리실리콘막과 상기 N형 폴리실리콘막의 표면이 P형 폴리실리콘막으로 전환된 폴리실리콘막이 형성된다. 그러나, 도 2e의 도면부호 112는 P형 폴리실리콘막이라 명명하기로 한다.
도 2f를 참조하면, 상기 P형 폴리실리콘막(112) 상에 금속계막(114)을 형성한다. 상기 금속계막(114)은, 예컨대, Ti과 W막의 적층막으로 형성하거나, 또는, TiN막과 W막의 적층막으로 형성할 수 있다. 그런 다음, 상기 금속계막(114) 상에 게이트용 하드마스크막(116)을 형성한다. 상기 게이트용 하드마스크막(116)은 질화막으로 형성한다.
도 2g를 참조하면, 상기 게이트용 하드마스크막(116), 금속계막(114), P형 폴리실리콘막(112) 및 게이트 절연막(110)을 패터닝하여 상기 홈(H)의 양측벽 각각 및 이들에 인접하는 활성 영역 부분들 상에 단차 게이트(Stepped gate; SG)를 형성한다. 여기서, 단차 게이트(SG)를 형성해줌으로써, 채널 길이를 증가시킬 수 있다.
그런 다음, 상기 단차 게이트(SG) 양측의 반도체 기판(100) 표면 내에 불순물을 이온주입하여 접합 영역(118)을 형성한다.
도 2h를 참조하면, 상기 소자분리막(102)을 포함한 반도체 기판(100) 상에 상기 단차 게이트(SG)를 덮도록 층간 절연막(120)을 형성한 후, 상기 접합 영역(118)이 노출되도록 상기 층간 절연막(120)을 식각한다. 그런 다음, 상기 식각된 층간 절연막(120) 내에 상기 접합 영역(118)과 각각 콘택하는 랜딩 플러그(LP)를 형성한다.
이후, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 반도체 기판의 활성 영역에 상단부 가장자리가 라운딩된 홈을 형성함으로써, 후속 이온주입 공정시 폴리실리콘막 내로 P형 불순물을 충분히 효과적으로 주입시켜 상기 폴리실리콘막 내에 상기 P형 불순물의 도핑 농도를 증가시킬 수 있다.
또한, 본 발명은 상기 불순물의 도핑 효율을 증가시킴으로써, 상기 이온주입 공정 중 도우즈 또는 에너지 부족 및 열 확산 공정의 부족 등에 의해서 발생되는 전기적인 열화를 개선할 수 있다. 결과적으로, 본 발명은 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

Claims (16)

  1. 상단부 가장자리가 라운딩된 홈을 포함하는 활성 영역을 갖는 반도체 기판;
    상기 반도체 기판 내에 상기 활성 영역을 한정하도록 형성된 소자분리막; 및
    상기 홈의 양측벽 각각 및 이들에 인접하는 활성 영역 부분 상에 형성된 단차 게이트;
    를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 단차 게이트는 게이트 절연막, N형 폴리실리콘막, P형 폴리실리콘막, 금속계막 및 하드마스크막의 적층 구조로 이루어진 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 단차 게이트 양측의 반도체 기판 표면 내에 형성된 접합 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 반도체 기판 내에 활성 영역을 한정하는 소자분리막을 형성하는 단계;
    상기 활성 영역의 중앙부 표면 내에 선택적으로 불순물층을 형성하는 단계;
    상기 불순물이 이온주입된 활성 영역 부분을 식각하여 상단부 가장자리가 라 운드된 홈을 형성하는 단계; 및
    상기 홈의 양측벽 각각 및 이들에 인접하는 활성 영역 부분들 상에 단차 게이트를 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 불순물층은 보론층으로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 불순물층을 형성하는 단계는,
    상기 소자분리막이 형성된 반도체 기판 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막 상에 상기 활성 영역의 중앙부 상부를 노출시키는 이온주입 마스크를 형성하는 단계;
    상기 이온주입 마스크에 의해 노출된 상기 활성 영역의 중앙부 표면 내에 불순물을 이온주입하는 단계; 및
    상기 이온주입 마스크를 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 하드마스크막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 이온주입 마스크는 감광막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 6 항에 있어서,
    상기 이온주입은 이온빔 공정, 플라즈마 도핑 공정 및 클러스터 도핑 공정 중 어느 하나의 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 이온빔 공정은 BF2를 1KeV∼5KeV의 에너지로 도핑하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 플라즈마 도핑 공정은 BF3를 1KeV∼5KeV의 에너지로 도핑하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 클러스터 도핑 공정은 B18H22(Octadecaborane)를 1KeV∼20KeV의 에너지로 도핑하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 4 항에 있어서,
    상기 상단부 가장자리가 라운드된 홈을 형성하는 단계는,
    상기 활성 영역의 중앙부 표면 내에 불순물층이 형성된 반도체 기판 상에 상기 불순물층을 노출시키는 하드마스크를 형성하는 단계;
    상기 하드마스크에 의해 노출된 상기 불순물층 및 그 아래의 활성 영역 부분을 식각하는 단계; 및
    상기 하드마스크를 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 하드마스크는 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 4 항에 있어서,
    상기 단차 게이트는 게이트 절연막, N형 폴리실리콘막, P형 폴리실리콘막, 금속계막 및 하드마스크막의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 4 항에 있어서,
    상기 단차 게이트를 형성하는 단계 후,
    상기 단차 게이트 양측의 반도체 기판 표면 내에 접합 영역을 형성하는 단계;
    상기 단차 게이트 및 접합 영역이 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막 내에 상기 접합 영역과 각각 콘택하는 랜딩플러그를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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