KR101809463B1 - 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자 및 반도체 소자의 제조 방법에 있어서, 기판에 액티브 영역을 정의하기 위한 제1 트렌치 내벽 상에, 하부 및 상부에 각각 제1 도전형의 제1 불순물 및 제2 도전형의 제2 불순물이 도핑된 폴리실리콘막 패턴과, 제1 트렌치의 나머지 부분에 절연 구조물을 형성하여 소자 분리막 구조물을 형성한다. 폴리실리콘막 패턴의 하부에 인접한 액티브 영역에 제2 도전형의 제3 불순물을 주입하여 웰 영역을 형성한다. 게이트 구조물을 형성한 후, 폴리실리콘막 패턴의 상부에 인접한 액티브 영역에 제1 도전형의 제4 불순물을 주입하여 소스/드레인을 형성한다. 상하부에 서로 다른 도전형의 불순물이 도핑된 폴리실리콘막 패턴에 의해, 각 웰 영역 및 소스/드레인의 인접 영역에서 캐리어 상쇄 효과가 발생될 수 있다.

Description

반도체 소자 및 반도체 소자의 제조 방법{Semiconductor devices and methods of manufacturing a semiconductor device}
본 발명은 반도체 소자 및 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 소자 분리막을 포함하는 반도체 소자 및 반도체 소자의 제조 방법에 관한 것이다.
모스 트랜지스터의 바디 효과를 개선시키기 위해, 바디 영역에 도핑되는 이온의 농도를 낮추는 방법이 고려될 수 있으나, 이 경우 트랜지스터의 문턱 전압이 낮아져 오프 누설 전류(off leakage current)가 증가하는 문제점이 발생할 수 있다. 한편, 소스/드레인의 높은 이온 농도는 게이트 유기 드레인 누설(gate induced drain leakage; GIDL) 전류를 발생시켜 상기 트랜지스터의 특성을 저하시킬 수 있다. 이에 따라, 바디 효과를 방지하고, GIDL 전류의 발생을 감소시키는 방법이 요구되고 있다.
이에 따라, 본 발명의 일 목적은 전기적 특성이 향상된 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 전기적 특성이 향상된 반도체 소자의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위한 실시예들에 따른 반도체 소자는, 기판에 액티브 영역을 정의하는 제1 트렌치 내벽 상에 형성되며, 제1 도전형의 제1 불순물 및 제2 도전형의 제2 불순물을 각각 하부 및 상부에 포함하는 불순물이 도핑된 폴리실리콘막 패턴과, 상기 제1 트렌치의 나머지 부분을 채우는 절연 구조물을 포함하는 소자 분리막 구조물을 포함한다. 상기 기판의 상기 액티브 영역 상에 형성된 게이트 구조물을 포함한다. 불순물이 도핑된 폴리실리콘막 패턴의 하부에 인접한 상기 액티브 영역 내에 형성되며 상기 제2 도전형의 제3 불순물을 포함하는 웰 영역을 포함한다. 상기 불순물이 도핑된 폴리실리콘막 패턴의 상부에 인접한 상기 액티브 영역 내에 형성되며 상기 제1 도전형의 제4 불순물을 포함하는 소스/드레인을 포함한다.
예시적인 실시예들에 있어서, 상기 절연 구조물은 순차적으로 적층된 제1 절연막 패턴 및 제2 절연막 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 소자 분리막 구조물은 상기 제1 트렌치 내벽 및 상기 불순물이 도핑된 폴리실리콘막 패턴 사이에 형성된 질화막 라이너를 더 포함할 수 있다.
또한, 상기 소자 분리막 구조물은 상기 제1 트렌치 내벽 및 상기 질화막 라이너 사이에 형성된 열산화막을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 상기 액티브 영역에 형성된 제2 트렌치를 채울 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위한 실시예들에 따른 반도체 소자의 제조 방법은, 기판에 액티브 영역을 정의하기 위한 제1 트렌치 내벽 상에, 하부 및 상부에 각각 제1 도전형의 제1 불순물 및 제2 도전형의 제2 불순물이 도핑된 폴리실리콘막 패턴을 형성하고, 상기 제1 트렌치의 나머지 부분을 채우는 절연 구조물을 상기 불순물이 도핑된 폴리실리콘막 패턴 상에 형성하여 소자 분리막 구조물을 형성한다. 상기 불순물이 도핑된 폴리실리콘막 패턴의 하부에 인접한 상기 액티브 영역 부분에 상기 제2 도전형의 제3 불순물을 주입하여 웰 영역을 형성한다. 상기 액티브 영역 상에 게이트 구조물을 형성한다. 상기 게이트 구조물 및 상기 불순물이 도핑된 폴리실리콘막 패턴의 상부에 인접한 상기 액티브 영역 부분에 상기 제1 도전형의 제4 불순물을 주입하여 소스/드레인을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형일 수 있다.
이때, 상기 제1 및 제4 불순물들은 인(P), 비소(As) 및 안티몬(Sb)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하고, 상기 제2 및 제3 불순물들은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 소자 분리막 구조물은, 상기 제1 트렌치 내벽을 포함하는 상기 기판 상에 상기 제1 불순물이 도핑된 폴리실리콘막을 형성한다. 상기 제1 트렌치의 일부를 채우는 제1 절연막 패턴을 상기 불순물이 도핑된 폴리실리콘막 상에 형성한다. 상기 제1 절연막 패턴에 의해 커버되지 않는 상기 불순물이 도핑된 폴리실리콘막 부분 상에 상기 제2 불순물을 도핑한 후, 상기 제1 트렌치의 나머지 부분을 채우는 제2 절연막 패턴을 상기 제1 절연막 패턴 상에 형성하는 것을 포함하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연막 패턴은, 상기 제1 트렌치를 채우는 제1 절연막을 상기 불순물이 도핑된 폴리실리콘막 상에 형성하고, 습식 식각 공정을 통해 상기 제1 절연막 상부를 제거하여 형성할 수 있다. 또한, 상기 제2 절연막 패턴은, 상기 제1 트렌치의 나머지 부분을 채우는 제2 절연막을 상기 제1 절연막 패턴 및 상기 불순물이 도핑된 폴리실리콘막 상에 형성하고, 상기 제2 절연막 상부를 평탄화하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 웰 영역은 상면이 상기 제1 불순물이 도핑된 폴리실리콘막 패턴의 하부의 상면 높이와 동일하게 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 소스/드레인은 저면이 상기 제2 불순물이 도핑된 폴리실리콘막 패턴의 상부의 저면 깊이와 동일하게 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 불순물이 도핑된 폴리실리콘막 패턴을 형성하기 이전에, 상기 트렌치 내벽 상에 질화막 라이너를 더 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 불순물이 도핑된 폴리실리콘막 패턴을 형성하기 이전에, 상기 트렌치 내벽 상에 열산화막을 더 형성할 수도 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은, 상기 액티브 영역에 제2 트렌치를 형성하고, 상기 제2 트렌치의 내벽 상에 게이트 절연막을 형성한 후, 상기 제2 트렌치를 채우는 게이트 전극 및 마스크를 순차적으로 형성하는 것을 포함할 수 있다.
반도체 소자의 제조 방법에서, 소자 분리막 구조물 형성을 위한 트렌치 내부에, 상하부에 서로 다른 도전형의 불순물이 도핑된 폴리실리콘막 패턴을 형성함으로써, 각 바디 영역 및 소스/드레인과 인접한 영역에서 캐리어 상쇄 효과를 발생시킬 수 있다. 이와 같은 국부적인 불순물 도핑 농도 감소로 인해, 바디 효과 감소 및 게이트 유기 드레인 누설(GIDL) 전류 발생의 감소를 꾀할 수 있다.
도 1 내지 도 12는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 13은 불순물이 도핑된 폴리실리콘막 패턴과 기판의 액티브 영역이포함하는 불순물의 도전형을 설명하기 위한 단면도이다.
도 14a는 도 13에서 I-I' 라인에 따른 에너지 밴드 다이어그램이고, 도 14b는 II-II' 라인에 따른 에너지 밴드 다이어그램이다.
도 15는 본 발명의 제2 실시예에 따른 반도체 소자를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1 내지 도 12는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 소자는 NMOS 트랜지스터를 포함할 수 있다.
도 1을 참조하면, 먼저 기판(100) 상에 하드 마스크(102)를 형성한다. 예시적인 실시예들에 따르면, 하드 마스크(102)는 실리콘 질화물을 사용하여 형성할 수 있다. 한편, 하드 마스크(102)를 형성하기 전에, 기판(100) 상에 패드 산화막(도시되지 않음)을 더 형성할 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 등의 반도체 기판이 사용될 수 있다. 본 실시예에서, 기판(100)은 단결정 실리콘을 포함할 수 있다.
이후, 하드 마스크(102)를 식각 마스크로 이용하여 기판(100)의 상부를 소정 깊이로 식각함으로써, 기판(100)에 제1 트렌치(104)를 형성한다. 예시적인 실시예들에 따르면, 제1 트렌치(104)는 일 방향으로 연장되도록 형성될 수 있다.
도 2를 참고하면, 하드 마스크(102)를 제거한 후, 제1 트렌치(104)의 내벽 및 기판(100) 상에 열산화막(106)을 형성한다. 이에 따라, 상기 식각 공정 동안 고에너지 이온 충격으로 인해 기판(100)에 야기된 손상을 큐어링할 수 있다. 예시적인 실시예들에 따르면, 열산화막(106)은 제1 트렌치(104) 내벽 및 기판(100) 상면을 산화 분위기에서 열처리함으로써 형성할 수 있다.
도 3을 참조하면, 열산화막(106) 상에 제1 불순물이 도핑된 폴리실리콘막(108)을 형성한다.
예시적인 실시예들에 따르면, 상기 제1 불순물은 인(P), 비소(As), 안티몬(Sb) 등의 n형 불순물을 포함할 수 있다. 불순물이 도핑된 폴리실리콘막(108)이 상기 n형 불순물을 포함함으로써, 추후 기판(100) 일부에 형성되는 P-웰 영역(145, 도 12 참조)으로 전자가 이동할 수 있으며, 결과적으로 P-웰 영역(145) 내의 p형 불순물의 도핑 농도가 감소되는 효과를 가질 수 있다. 이와 달리, 상기 제1 불순물로 p형 불순물이 포함될 경우에는, P-웰 영역(145)과의 사이에서 캐리어의 이동이 발생되지 않아, 상기와 같은 P-웰 영역(145) 내의 p형 불순물의 도핑 농도 감소 효과가 나타나지 않는다. 따라서, 기판(100) 내 P-웰 영역(145)이 형성될 경우에는 상기 제1 불순물로서 n형 불순물이 사용되는 것이 바람직하다.
일 실시예에 있어서, 불순물이 도핑된 폴리실리콘막(108)은 인(P)으로 도핑될 수 있으며, 30 내지 100Å의 두께로 형성될 수 있다.
예시적인 실시예들에 따르면, 불순물이 도핑된 폴리실리콘막(108)은 제1 트렌치(104)가 형성된 기판(100) 상에 폴리실리콘막을 화학 기상 증착 공정을 통해 형성하고, 이후에 상기 제1 불순물을 이온 주입하여 형성할 수 있다. 이와는 달리, 불순물이 도핑된 폴리실리콘막(108)은 상기 폴리실리콘막을 증착하는 동안에 상기 제1 불순물의 소스 가스를 함께 사용함으로써 형성할 수도 있다.
도 4를 참조하면, 불순물이 도핑된 폴리실리콘막(108) 상에 질화막 라이너(110)를 형성한다. 일 실시예에 있어서, 질화막 라이너(110)는 실리콘 질화물을 사용하여 200 내지 300Å 정도의 두께로 형성된다.
질화막 라이너(110)는 이후 제1 트렌치(104) 내부에 제1 절연막(120, 도 5 참조)을 매립한 후 열처리할 때, 불순물이 도핑된 폴리실리콘막(108)이 열산화되는 것을 방지할 수 있으며, 제1 절연막(120)의 평탄화 공정 시 연마 저지막으로서 사용될 수도 있다. 또한, 질화막 라이너(110)는 이후 불순물이 도핑된 폴리실리콘막(108)의 상부에 제2 불순물을 도핑시킬 때(도 8 참조), 상기 제2 불순물의 도핑 속도를 지연시켜 도핑 깊이를 조절하는데 사용될 수도 있다.
도 5를 참조하면, 제1 트렌치(104)의 나머지 부분을 매립하는 제1 절연막(120)을 질화막 라이너(110) 상에 형성한다.
예시적인 실시예들에 따르면, 제1 절연막(120)은 HDP(high density plasma) 산화막, USG(undoped silicate glass), BSG(boron doped silicate glass), PSG(phosphorous doped silicate glass), BPSG(boron doped phosphosilicate glass)와 같은 실리케이트(silicate) 계열의 산화막 또는 실라잔(silazane), 실라놀(silanol), 실세스퀴옥산(silsesquioane) 등을 포함하는 SOG 산화막으로 형성될 수 있다. 일 실시예에 있어서, 제1 절연막(120)은 질화막 라이너(110) 상에 5,000 내지 6,000Å 정도의 두께를 갖도록 형성될 수 있다.
제1 트렌치(104)의 폭이 좁은 경우에는, 제1 절연막(120)은 유동성(flowable)이 있는 BPSG 또는 SOG를 사용하여 형성함으로써, 보이드 생성을 방지할 수 있다.
구체적으로 SOG를 사용하여 제1 절연막(120)을 형성하는 경우에, 먼저 갭 매립 특성이 우수한 퍼하이드로 실라잔(perhydro-silazane)을 포함하는 SOG 용액을 질화막 라이너(110) 상에 도포한다. 상기 SOG 용액의 도포는 스핀-코터를 사용한 스핀 코팅에 의해 달성된다. 이후, 상기 SOG 막이 형성된 기판(100)을 린싱함으로써, 기판(100)의 상면 및 이면 부위에 잔류된 SOG 용액을 제거한다. 이후, 기판(100)을 120 내지 300℃ 정도의 온도 조건으로 소프트 베이킹(soft baking)하고, 350 내지 450℃ 정도의 온도 조건으로 하드 베이킹(hard baking)하여, 제1 절연막(120)을 형성할 수 있다.
한편, 제1 절연막(120)을 BPSG 조성물로 형성할 경우에는, 화학 기상 증착 공정을 통해 형성될 수 있다.
도 6을 참조하면, 제1 절연막(120)을 질화막 라이너(110)의 상면이 노출될 때까지 에치백 또는 화학 기계적 연마 공정을 수행하여 평탄화한다. 상기 평탄화를 통해, 제1 트렌치(104) 내부에 예비 제1 절연막 패턴(120a)이 형성된다.
도 7을 참조하면, 실리콘 질화물 및 실리콘 산화물에 대하여 식각 선택비를 갖는 습식 식각액을 이용하여, 예비 제1 절연막 패턴(120a)의 상부 일부를 제거하는 습식 식각 공정을 실시한다. 이에 따라, 예비 제1 절연막 패턴(120a)은 제1 트렌치(104)의 내부에서 기판(100)의 표면 보다 낮은 상면을 갖는 제1 절연막 패턴(120b)으로 변경된다. 상기 습식 식각액으로는 불화수소산(HF)과 불화암모늄(NH4F)을 포함하는 식각액이 사용될 수 있다.
한편, 상기 습식 식각 공정에 의해 질화막 라이너(110)의 상부가 노출되며, 상기 노출된 질화막 라이너(110) 상부 아래의 불순물이 도핑된 폴리실리콘막(108)의 일부분도 질화막 라이너(110)를 통해 이온 주입이 가능해진다.
도 8을 참조하면, 상기 노출된 질화막 라이너(110) 상부를 통해 질화막 라이너(110) 상부 아래에 위치한 상기 불순물이 도핑된 폴리실리콘막(108) 부분에 제2 불순물을 도핑시킨다. 예시적인 실시예들에 따르면, 상기 제2 불순물은 이후 형성되는 소스/드레인(180, 도 12 참조)을 형성하기 위하여 도핑되는 불순물과 반대 도전형을 가질 수 있다.
즉, NMOS 트랜지스터의 경우, n형 불순물을 도핑시켜 소스/드레인(180)을 형성하므로, 상기 제2 불순물로서 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 p형 불순물을 사용할 수 있다. 상기 p형 불순물로 붕소(B)를 사용할 경우에는, 불순물 가스로서 붕소(B), 이불화붕소(BF2), 삼불화붕소(BF3) 등을 사용하여 저에너지 이온주입법, 플라즈마 이온주입법, 펄스드 레이저 융삭 증착법(plused laser ablation deposition) 등을 통해 상기 불순물이 도핑된 폴리실리콘막(108) 부분에 붕소(B)를 도핑시킬 수 있다.
상기 p형 불순물은 이후 형성되는 소스/드레인(180)이 형성되는 깊이까지 도핑될 수 있으며, 이에 따라, 불순물이 도핑된 폴리실리콘막(108)은 하부에 n형 불순물이 도핑된 제1 폴리실리콘 영역(108a)과 상부에 p형 불순물이 도핑된 제2 폴리실리콘 영역(108b)으로 구분된다.
도 9를 참조하면, 제1 트렌치(104)의 나머지 부분을 충분히 매립하도록 제1 절연막 패턴(120b) 및 질화막 라이너(110) 상에 제2 절연막을 형성한다. 상기 제2 절연막은 고밀도 플라즈마(HDP) 산화막, BPSG 혹은 SOG 등을 사용하여 형성할 수 있다.
이후, 상기 제2 절연막을 질화막 라이너(110)의 상부 표면이 노출될 때까지 평탄화하여 제2 절연막 패턴(130)을 형성한다.
상기 평탄화는 에치백 혹은 화학 기계적 연마 공정을 통해 수행될 수 있다. 이에 따라, 제1 트렌치(104) 내부의 질화막 라이너(110) 상에는 제1 절연막 패턴(120b) 및 제2 절연막 패턴(130)을 포함하는 절연 구조물(140)이 형성된다. 이때, 제2 절연막 패턴(130)은 제1 절연막 패턴(120b)과 동일한 산화물로 형성되거나 혹은 다른 산화물로 형성될 수 있다.
도 10을 참조하면, 습식 식각 공정을 통해 불순물이 도핑된 폴리실리콘막(108)의 상부의 p형 불순물이 도핑된 제2 폴리실리콘 영역(108b)이 노출될 때까지 질화막 라이너(110)의 상부를 제거한다. 이때, 절연 구조물(140)의 상부 일부도 제거될 수 있다. 상기 제거는 불화수소산(HF), 인산(H3PO4) 및 탈이온수를 포함하는 식각 용액을 이용하여 수행할 수 있다. 이에 따라, 질화막 라이너(110)는 제1 트렌치(104)의 내부에만 잔류하는 질화막 패턴(110a)으로 변경된다. 질화막 패턴(110a)의 형성에 의해, 제1 트렌치(104) 내부의 절연 구조물(140)의 스트레스를 감소시킬 수 있으며, 불순물이 도핑된 폴리실리콘막(108)에 주입된 불순물이 절연 구조물(140)로 침투하는 것을 방지할 수 있다.
도 11을 참조하면, 열산화막(106)의 상면이 노출될 때까지 불순물이 도핑된 폴리실리콘막(108)의 상부를 제거한다. 상기 제거는 에치 백 등의 건식 식각 공정 혹은 수산화칼륨(KOH)을 포함하는 식각 용액을 이용하는 습식 식각 공정을 통해 수행될 수 있다. 이에 따라, 불순물이 도핑된 폴리실리콘막(108)은 제1 트렌치(104)의 내부에만 형성된 불순물이 도핑된 폴리실리콘막 패턴(109)으로 변경되며, p형 불순물이 도핑된 제2 폴리실리콘 영역(108b) 역시 제1 트렌치(104) 내부에만 잔류할 수 있다. 상기 식각 공정시, 질화막 패턴(110a) 및 절연 구조물(140)의 상부 일부도 제거된다.
도 12를 참조하면, 기판(100) 상부의 열산화막(106)을 제거한다. 따라서, 열산화막(106)은 제1 트렌치(104)의 내벽 상에만 잔류하는 열산화막 패턴(106a)으로 변경된다. 상기 제거는 SC1과 같은 습식 식각 공정을 통해 수행될 수 있다.
상기 설명한 공정들을 수행하여 제1 트렌치(104) 내부에 순차적으로 형성된 열산화막 패턴(106a), 불순물이 도핑된 폴리실리콘막 패턴(109), 질화막 패턴(110a) 및 절연 구조물(140)을 포함하는 소자 분리막 구조물(200)이 완성되며, 이때 불순물이 도핑된 폴리실리콘막 패턴(109)은 하부에 n형 불순물이 도핑된 제1 폴리실리콘 영역(108a)과, 상부에 p형 불순물이 도핑된 제2 폴리실리콘 영역(108b)을 포함하고, 절연 구조물(140)은 순차적으로 적층된 제1 및 제2 절연막 패턴들(120b, 130)을 포함한다.
한편, 소자 분리막 구조물(200)이 형성됨에 따라, 기판(100)은 소자 분리막 구조물(200)이 형성된 필드 영역과, 그렇지 않은 액티브 영역으로 구분될 수 있다.
이후, 기판(100)의 상기 액티브 영역에 p형 불순물을 저농도로 주입하여 P-웰 영역(145)을 형성한다. 일 실시예에 있어서, 상기 p형 불순물로는 붕소(B) 계열의 이온을 사용할 수 있다.
예시적인 실시예들에 따르면, P-웰 영역(145)은 상면이 불순물이 도핑된 폴리실리콘막 패턴(109)의 p형 불순물이 도핑된 제2 폴리실리콘 영역(108b)의 하면과 실질적으로 동일한 높이를 가지며 소자 분리막 구조물(200)의 깊이와 같거나 얕은 깊이를 갖도록 형성될 수 있다.
이때, 이미 형성된 불순물이 도핑된 폴리실리콘막 패턴(109)의 하부의 n형 불순물이 도핑된 제2 폴리실리콘막 패턴(108a)과 P-웰 영역(145)과 접하는 계면에서 전자 캐리어 및 홀 캐리어 사이에 상쇄가 일어나, 결과적으로 P-웰 영역(145)의 p 도핑 농도가 감소될 수 있다. 이에 따라, 바디 효과 감소에 따른 문턱 전압 상승 억제로 인해 상기 트랜지스터의 동작 불량이 감소될 수 있다.
이후, 기판(100) 상에 마스크 패턴(도시되지 않음)을 형성하고 이를 식각 마스크로 이용하여 기판(100)의 표면을 식각함으로써 제2 트렌치(150)를 형성한다.
상기 마스크 패턴을 제거한 후, 제2 트렌치(150)의 내벽 상에 게이트 절연막(160)을 형성한다. 게이트 절연막(160)은 고유전(high-K) 물질, 예를 들어 산화물(SiO2), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO) 등을 사용하여 형성할 수 있다.
제2 트렌치(150)를 채우는 게이트 구조물(170)을 게이트 절연막(160) 상에 형성한다. 게이트 구조물(170)은 순차적으로 적층된 게이트 전극(172) 및 마스크(174)를 포함할 수 있다. 예시적인 실시예들에 따르면, 게이트 전극(172)은 금속, 금속 질화물 및 금속 실리사이드를 사용하여 형성할 수 있으며, 마스크(174)는 질화물 혹은 산화물을 사용하여 형성할 수 있다.
이후, 게이트 구조물(170) 양측의 기판(100) 상부에 n형 불순물을 주입하여 소스/드레인(180)을 형성한다.
예시적인 실시예들에 따르면, 소스/드레인(180)은 게이트 구조물(170)의 바닥면보다 얕은 깊이로 형성된다.
예시적인 실시예들에 따르면, 소스/드레인(180)은 불순물이 도핑된 폴리실리콘막 패턴(109)의 p형 불순물이 도핑된 제2 폴리실리콘 영역(108b)의 바닥면과 동일한 깊이까지 형성될 수 있다. 이때, 이미 형성된 불순물이 도핑된 폴리실리콘막 패턴(109)의 p형 불순물이 도핑된 제2 폴리실리콘 영역(108b)은 p형 불순물을 가지므로, p형 불순물이 도핑된 제2 폴리실리콘 영역(108b)과 소스/드레인(180) 사이에 전자 캐리어 및 홀 캐리어가 서로 상쇄될 수 있으며, 결과적으로 소스/드레인(180)의 계면에서 불순물의 도핑 농도가 감소되는 효과가 발생할 수 있다. 이에 따라, 게이트 유기 드레인 누설(GIDL) 전류의 발생이 감소될 수 있다.
한편, 불순물이 도핑된 폴리실리콘막 패턴(109)의 상부 및 하부 즉, p형 불순물이 도핑된 제2 폴리실리콘 영역(108b)과 n형 불순물이 도핑된 제1 폴리실리콘 영역(108a)에 각각 접촉하는 콘택(도시되지 않음)을 형성하여 바이어스 전압을 인가함으로써, 각각 소스/드레인(180) 및 P-웰 영역(145)과의 전자 혹은 홀의 상쇄효과를 극대화할 수도 있다. 예를 들어, p형 불순물이 도핑된 제2 폴리실리콘 영역(108b)에는 마이너스(-) 전압을 인가하여 주고, n형 불순물이 도핑된 제1 폴리실리콘 영역(108a)으로는 플러스(+) 전압을 인가하여 줄 수 있다.
이하에서는, 소자 분리막 구조물(200)에 포함되는 불순물이 도핑된 폴리실리콘막 패턴(109)과, P-웰 영역(145) 및 소스/드레인(180)과의 경계면에서의 에너지 밴드 다이어그램을 통해, NMOS 트랜지스터의 전기적 특성 개선 효과를 설명하고자 한다.
도 13은 불순물이 도핑된 폴리실리콘막 패턴(109)과 기판(100)의 액티브 영역이 포함하는 불순물의 도전형을 설명하기 위한 단면도이다. 또한, 도 14a는 도 13에서 I-I' 라인에 따른 에너지 밴드 다이어그램이고, 도 14b는 II-II' 라인에 따른 에너지 밴드 다이어그램이다.
도 13 및 도 14a를 참조하면, P-웰 영역(145)의 중심부에서는 p형 캐리어가 많으므로 페르미 레벨(EF)이 가전자대(EV)에 가깝게 형성되나, n형 불순물이 도핑된 폴리실리콘막 패턴(108a)에 인접하는 계면 부분에는 캐리어 상쇄에 의해 페르미 레벨(EF)이 도전대(EC)에 가까워진다. 이에 따라, 상기 계면에서 p형 불순물의 도핑 농도가 감소되는 효과가 발생하며, 이에 따라 트랜지스터 동작시 셀 트랜지스터의 문턱 전압이 증가함에 따라 셀 전류가 감소되는 불량이 감소될 수 있다.
도 13 및 도 14b를 참조하면, n형 불순물이 도핑된 소스/드레인(180)의 중심부에서는 n형 캐리어가 많으므로 페르미 레벨(EF)이 도전대(EC)에 가깝게 형성되나, p형 불순물이 도핑된 폴리실리콘막 패턴(108a)에 인접하는 계면 부분에서는 캐리어 상쇄에 의해 페르미 레벨(EF)이 가전자대(EV)에 가까워진다. 이에 따라, 상기 계면에서 도핑 농도가 감소되는 효과가 발생하며, 이에 따라 게이트 유기 드레인 누설(GIDL) 전류의 발생이 감소될 수 있으며, 리플래쉬 시간이 빨라질 수 있다.
실시예 2
도 15는 본 발명의 제2 실시예에 따른 반도체 소자를 나타내는 단면도이다. 이때, 상기 반도체 소자는 PMOS 트랜지스터를 포함할 수 있다. 도 12와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 15를 참조하면, 상기 제2 실시예에 따른 반도체 소자는 p형 불순물이 도핑된 제1 폴리실리콘 영역(208a)과 n형 불순물이 도핑된 제2 폴리실리콘 영역(208b)을 각각 하부 및 상부에 포함하는 불순물이 도핑된 폴리실리콘막 패턴(209)을 포함한다.
여기서, p형 불순물이 도핑된 제1 폴리실리콘 영역(208a)은 기판(100)의 액티브 영역 내에 n형 불순물을 포함하는 N-웰 영역(245)과 인접하도록 배치되고, n형 불순물이 도핑된 제2 폴리실리콘 영역(208b)은 기판(100)의 액티브 영역 내에 p형 불순물을 포함하는 소스/드레인(280)과 인접하도록 배치된다. 이때, n형 불순물이 도핑된 제2 폴리실리콘 영역(208b)은 열산화막 패턴(106a)의 측면 상부에 배치되고, p형 불순물이 도핑된 제1 폴리실리콘 영역(208a)은 열산화막 패턴(106a)의 저면 및 측면의 일부 상에 배치되어 전체적으로 U자 형상을 이루도록 배치될 수 있다.
상기 제2 실시예에 의한 반도체 소자는 다음과 같은 방법으로 형성될 수 있다. 한편, 상기 제2 실시예에 의한 반도체 소자의 제조 방법은 주입되는 제1 및 제2 불순물을 제외하고는, 상기 제1 실시예에 의한 반도체 소자의 제조 방법과 실질적으로 동일하다. 따라서, 도 1 내지 도 12와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
열산화막(106) 상에 제1 불순물이 도핑된 폴리실리콘막(208)을 형성한다. 이때, 상기 제1 불순물로서 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 p형 불순물을 사용할 수 있다. 불순물이 도핑된 폴리실리콘막(208)이 상기 p형 불순물을 포함함으로써, 추후 기판(100) 일부에 형성되는 N-웰 영역(245)으로 홀이 이동할 수 있으며, 결과적으로 N-웰 영역(245)의 도핑 농도가 감소되는 효과를 가질 수 있다. 이와 달리, 상기 제1 불순물로 n형 불순물이 포함될 경우에는, N-웰 영역(245)과의 사이에서 캐리어의 이동이 발생되지 않아, 상기와 같은 N-웰 영역(245) 내의 n형 불순물의 도핑 농도 감소 효과가 나타나지 않는다. 따라서, 기판(100) 내 N-웰 영역(245)이 형성될 경우에는 상기 제1 불순물로서 p형 불순물이 사용되는 것이 바람직하다.
이후, 불순물이 도핑된 폴리실리콘막(208) 상에 질화막 라이너(110)을 형성하고, 질화막 라이너(110) 상에 제1 트렌치(104) 내부에 제1 절연막 패턴(120b)을 형성한다. 이후, 질화막 라이너(110) 상부 아래에 위치한 불순물이 도핑된 폴리실리콘막(208) 부분에 제2 불순물을 도핑시킨다. 이때, PMOS 트랜지스터에서는 p형 불순물을 도핑시켜 소스/드레인(280)을 형성하므로, 상기 제2 불순물로서 인(P), 비소(As), 안티몬(Sb) 등의 n형 불순물을 사용할 수 있다. 상기 n형 불순물로 인(P)을 사용할 경우에는, 불순물 가스로서 인(P), 포스핀(PH3) 등을 사용하여 저에너지 이온주입법, 플라즈마 이온주입법, 펄스드 레이저 융삭 증착법(plused laser ablation deposition) 등을 통해 불순물이 도핑된 폴리실리콘막(208)에 인(P)을 도핑시킬 수 있다.
상기 n형 불순물은 이후 형성되는 소스/드레인(280)이 형성되는 깊이까지 도핑될 수 있으며, 이에 따라, 불순물이 도핑된 폴리실리콘막(208)은 하부에 p형 불순물이 도핑된 제1 폴리실리콘 영역(208a)과 상부에 n형 불순물이 도핑된 제2 폴리실리콘 영역(208b)으로 구분된다.
이후, 제1 절연막 패턴(120b) 및 질화막 라이너(110) 상에 제2 절연막 패턴(130)을 형성한다. 이후, 질화막 라이너(110) 및 불순물이 도핑된 폴리실리콘막(108), 열산화막(106)의 상부를 제거하여 제1 트렌치(104)의 내부에만 형성되는 열산화막 패턴(106a), 불순물이 도핑된 폴리실리콘막 패턴(209), 질화막 패턴(110a) 및 절연 구조물(140)을 포함하는 소자 분리막 구조물(300)을 형성한다.
이후, 기판(100)의 액티브 영역에 n형 불순물을 저농도로 주입하여 N-웰 영역(245)을 형성한다. 이때, N-웰 영역(245)은 상면이 불순물이 도핑된 폴리실리콘막 패턴(209)의 p형 불순물이 도핑된 제1 폴리실리콘막 영역(208a)의 하면과 실질적으로 동일한 높이를 갖도록 형성될 수 있다. 이후, 기판(100) 상에 게이트 절연막(160) 및 게이트 구조물(170)을 형성하고, 게이트 구조물(170) 양측의 기판(100) 상에 p형 불순물을 주입하여 소스/드레인(280)을 형성한다. 이때, 소스/드레인(280)은 게이트 구조물(170)의 바닥면보다 얕은 깊이로 형성된다.
이에 따라, N-웰 영역(245) 및 p형 불순물이 도핑된 소스/드레인(280)에 각각 p형 불순물이 도핑된 제1 폴리실리콘막 영역(208a) 및 n형 불순물이 도핑된 제2 폴리실리콘막 영역(208b)이 인접하게 됨으로써 계면에서 전자 캐리어 및 홀 캐리어 사이에 상쇄효과가 발생하여, 전술한 NMOS 트랜지스터에서와 유사한 효과를 가질 수 있다.
반도체 소자의 제조 방법에서, 소자 분리막 구조물 형성을 위한 트렌치 내부에 상하부에 서로 다른 도전형의 불순물이 도핑된 폴리실리콘막 패턴을 형성함으로써, 각 바디 영역 및 소스/드레인과 인접한 영역에서 캐리어 상쇄 효과를 발생시킬 수 있다. 이와 같은 국부적인 불순물 도핑 농도 감소로 인해, 바디 효과 감소 및 게이트 유기 드레인 누설(GIDL) 전류 발생의 감소를 꾀할 수 있다.
100: 기판 102: 마스크 패턴
104: 제1 트렌치 106: 열산화막
106a: 열산화막 패턴
108: 불순물이 도핑된 폴리실리콘막
109, 209: 불순물이 도핑된 폴리실리콘막 패턴
108a, 208a: n형(p형) 불순물이 도핑된 제1 폴리실리콘 영역
108b, 208b: p형(n형) 불순물이 도핑된 제2 폴리실리콘 영역
110: 질화막 라이너 110a: 질화막 패턴
120: 제1 절연막 120a: 예비 제1 절연막 패턴
120b: 제1 절연막 패턴 130: 제2 절연막 패턴
140: 절연 구조물 145, 245: P-웰(N-웰) 영역
150: 제2 트렌치 160: 게이트 절연막
170: 게이트 구조물 172: 게이트 전극
174: 마스크 180, 280: 소스/드레인
200, 300: 소자 분리막 구조물

Claims (10)

  1. 기판에 액티브 영역을 정의하는 제1 트렌치 내벽 상에 형성되며, 제1 도전형의 제1 불순물 및 제2 도전형의 제2 불순물을 각각 하부 및 상부에 포함하는 불순물이 도핑된 폴리실리콘막 패턴; 및
    상기 제1 트렌치의 나머지 부분을 채우는 절연 구조물을 포함하는 소자 분리막 구조물;
    상기 기판의 상기 액티브 영역 상에 형성된 게이트 구조물;
    상기 불순물이 도핑된 폴리실리콘막 패턴의 하부에 인접한 상기 액티브 영역 내에 형성되며 상기 제2 도전형의 제3 불순물을 포함하는 웰 영역; 및
    상기 불순물이 도핑된 폴리실리콘막 패턴의 상부에 인접한 상기 액티브 영역 내에 형성되며 상기 제1 도전형의 제4 불순물을 포함하는 소스/드레인을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 절연 구조물은 순차적으로 적층된 제1 절연막 패턴 및 제2 절연막 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 소자 분리막 구조물은 상기 제1 트렌치 내벽 및 상기 불순물이 도핑된 폴리실리콘막 패턴 사이에 형성된 질화막 라이너를 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 게이트 구조물은 상기 액티브 영역에 형성된 제2 트렌치를 채우는 것을 특징으로 하는 반도체 소자.
  5. 기판에 액티브 영역을 정의하기 위한 제1 트렌치 내벽 상에, 하부 및 상부에 각각 제1 도전형의 제1 불순물 및 제2 도전형의 제2 불순물이 도핑된 폴리실리콘막 패턴을 형성하는 단계; 및
    상기 제1 트렌치의 나머지 부분을 채우는 절연 구조물을 상기 불순물이 도핑된 폴리실리콘막 패턴 상에 형성하는 단계를 포함하는 소자 분리막 구조물 형성 단계;
    상기 불순물이 도핑된 폴리실리콘막 패턴의 하부에 인접한 상기 액티브 영역 부분에 상기 제2 도전형의 제3 불순물을 주입하여 웰 영역을 형성하는 단계;
    상기 액티브 영역 상에 게이트 구조물을 형성하는 단계; 및
    상기 게이트 구조물 및 상기 불순물이 도핑된 폴리실리콘막 패턴의 상부에 인접한 상기 액티브 영역 부분에 상기 제1 도전형의 제4 불순물을 주입하여 소스/드레인을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 제1 불순물 및 상기 제4 불순물은 인(P), 비소(As) 및 안티몬(Sb)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하고, 상기 제2 불순물 및 상기 제3 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제5항에 있어서, 상기 소자 분리막 구조물 형성 단계는,
    상기 제1 트렌치 내벽을 포함하는 상기 기판 상에 상기 제1 불순물이 도핑된 폴리실리콘막을 형성하는 단계;
    상기 제1 트렌치의 일부를 채우는 제1 절연막 패턴을 상기 불순물이 도핑된 폴리실리콘막 상에 형성하는 단계;
    상기 제1 절연막 패턴에 의해 커버되지 않는 상기 불순물이 도핑된 폴리실리콘막 부분 상에 상기 제2 불순물을 도핑하는 단계; 및
    상기 제1 트렌치의 나머지 부분을 채우는 제2 절연막 패턴을 상기 제1 절연막 패턴 상에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제5항에 있어서, 상기 웰 영역의 상면은 상기 제1 불순물이 도핑된 폴리실리콘막 패턴의 하부의 상면 높이와 동일하게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제5항에 있어서, 상기 소스/드레인의 저면은 상기 제2 불순물이 도핑된 폴리실리콘막 패턴의 상부의 저면 깊이와 동일하게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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