KR20030002703A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 반도체 기파의 소정 영역을 소정 깊이로 식각하여 트렌치를 형성한 후 트렌치 측면 및 바닥면에 폴리실리콘막을 형성하고 산화막을 매립하여 소자 분리막을 형성함으로써 폴리실리콘막이 작용하도록 하여 소정 전압이 인가되었을 때 이 부분에 전하가 축적되도록 하고, 이에 의해 반도체 기판과 접합 영역으로부터 형성된 공핍층을 위쪽으로 밀어 공핍층내에 있는 결함을 공핍층 바깥으로 보내므로 누설 전류를 감소시켜 DRAM 소자의 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법이 제시된다.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 소자 분리막내의 산화막과 반도체 기판 사이에 폴리실리콘막을 형성하여 기생 전극으로 작용하도록 함으로써 소자를 동작시키기 위한 소정 전압이 인가되었을 때 이 부분에 전하가 축적(accumulation)되도록 하여 반도체 기판과 접합 영역으로부터 형성된 공핍층을 위쪽으로 밀어 공핍층내에 있는 결함을 공핍층 바깥으로 보내므로 누설 전류를 감소시켜 DRAM 소자의 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 반도체 기판을 다수의 영역, 즉 셀 영역, 주변 회로 영역 및 소자 분리 영역으로 확정하기 위한 소자 분리막 또한 적은 면적을 차지하도록 형성하고 있다. 이를 위해 반도체 기판의 소정 영역을 소정 깊이로 식각하여 트렌치를 형성하고 트렌치를 산화막으로 매립하여 소자 분리막을 형성하는 트렌치형 소자 분리막이 사용된다. 이러한 소자 분리막 또한 반도체 소자의 고집적화에 따라 그 깊이가 얕아지고 있다.
그럼, 도 1(a) 내지 도 1(d)를 이용하여 종래의 소자 분리막 형성 방법을 설명하면 다음과 같다.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 패드 산화막(12) 및 패드 질화막(13)을 순차적으로 형성한다. 패드 질화막(13) 상부에 감광막을 형성한 후 소자 분리 마스크를 이용한 노광 및 현상 공정으로 패터닝하여 패드 질화막(13)의 소정 영역을 노출시키는 감광막 패턴(14)을 형성한다. 감광막 패턴(14)을 마스크로 패드 질화막(13) 및 패드 산화막(12)을 식각하고, 계속해서 반도체 기판(11)을 소정 깊이로 식각하여 트렌치(15)를 형성한다.
도 1(b)를 참조하면, 감광막 패턴(14)을 제거한 후 트렌치(15)를 형성하기 위한 식각 공정에서 손상되는 반도체 기판(11)을 보상하기 위해 산화 공정을 실시하여 트렌치(15)의 표면에 열산화막(16)을 성장시킨다. 그리고, 트렌치(15)가 완전히 매립되도록 산화막(17)을 형성한다. 산화막(17)은 일반적으로 CVD 방법으로 증착하여 형성한다.
도 1(c)를 참고하면, CMP 공정에 의해 산화막(17)을 원하는 두께로 연마하고패드 질화막(13)을 제거하여 소자 분리막(18)을 형성한다.
도 2(a) 및 도 2(b)는 종래의 방법으로 소자 분리막이 형성된 반도체 기판 상부에 반도체 소자를 제조하는 실시 예로서, DRAM 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 종래의 방법으로 소자 분리막(202)이 형성된 반도체 기판(201) 상부에 게이트 산화막(203), 제 1 폴리실리콘막(204) 및 제 1 질화막(205)을 순차적으로 형성한다. 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 질화막(205), 제 1 폴리실리콘막(204) 및 게이트 산화막(203)을 패터닝하여 게이트를 형성한다. 불순물 이온 주입 공정을 실시하여 반도체 기판(201)상에 접합 영역(206)을 형성한다. 그리고, 전체 구조 상부에 제 2 질화막을 형성한 후 전면 식각 공정을 실시하여 게이트 측벽에 스페이서(207)를 형성한다.
도 2(b)를 참조하면, 전체 구조 상부에 제 1 층간 절연막(208)을 형성한 후 접합 영역(206)의 일부, 즉 드레인 영역을 노출시키는 제 1 콘택홀을 형성한다. 그리고, 제 1 콘택홀을 제 2 폴리실리콘막(209)으로 매립하고, 그 상부에 비트라인(도시안됨)을 형성한다. 전체 구조 상부에 제 2 층간 절연막(210)을 형성한 후 제 2 층간 절연막(210) 및 제 1 층간 절연막(208)의 소정 영역을 식각하여 접합 영역(206)의 또다른 일부, 즉 소오스 영역을 노출시키는 제 2 콘택홀을 형성한다. 제 2 콘택홀을 제 3 폴리실리콘막(211)으로 매립한다. 이후, 그 상부에 캐패시터를 형성한다.
상기와 같은 종래의 방법으로 소자 분리막을 형성하고 DRAM 셀을 제조한 후 캐패시터의 전하저장 전극에 전압이 인가되면 반도체 기판(201)과 접합 영역(206) 사이에 공핍층(212)이 형성된다. 그런데, 소자 분리막(202)의 산화막과 반도체 기판(201)의 경계면에 트렌치를 형성하기 위한 식각 공정에서 발생된 결정 결함(213)등이 공핍층(212) 안으로 침투하게 된다. 이에 따라 결정 결함(212)이 공핍층(212)안에서 트랩(trap)으로 작용하게 되어 누설 전류의 원인이 된다. 따라서, 소자의 오동작등을 유발시켜 소자의 신뢰성을 저하시킨다. 또한, 소자 분리막이 좁아짐에 따라 소자 분리 특성이 저하된다.
본 발명의 목적은 반도체 소자의 동작에서 소자 분리막 형성 공정에서 발생되는 결정 결함에 따라 발생되는 접합 누설 전류를 감소시킬 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 소자 분리 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 있다.
도 1(a) 내지 도 1(c)는 종래의 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 및 도 2(b)는 종래의 방법으로 소자 분리막을 형성하고 실시예로서 DRAM 셀을 제조하는 공정을 순서적으로 도시한 소자의 단면도.
도 3(a) 내지 도 3(d)는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 4(a) 내지 도 4(d)는 본 발명에 따른 방법으로 소자 분리막을 형성하고 실시예로서 DRAM 셀을 제조하는 공정을 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 및 31 : 반도체 기판12 및 32 : 패드 산화막
13 및 33 : 패드 질화막14 및 34 : 감광막 패턴
15 및 35 : 트렌치16 및 36 : 열산화막
37 및 400 : 폴리실리콘막17 및 38 : 산화막
18 및 39 : 소자 분리막
201 및 401 : 반도체 기판202 및 402 : 소자 분리막
203 및 403 : 게이트 산화막204 및 404 : 폴리실리콘막
205 및 405 : 제 1 질화막206 및 406 : 접합 영역
207 및 407 : 스페이서208 및 408 : 제 1 층간 절연막
209 및 409 : 제 2 폴리실리콘막210 및 410 : 제 2 층간 절연막
211 및 411 : 제 3 폴리실리콘막212 및 412 : 공핍층
213 및 413 : 결정 결함
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판의 소정 영역을 소정 깊이로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 측벽 및 하부에 폴리실리콘막을 형성하는 단계와, 전체 구조 상부에 산화막을 형성한 후 연마공정을 실시하여 소자 분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법의 제 1 실시 예는 반도체 기판의 소정 영역을 소정 깊이로 식각하여 트렌치를 형성하는 단계와, 산화 공정을 실시하여 상기 트렌치 표면에 제 1 산화막을 성장시키는 단계와, 상기 트렌치를 포함한 전체 구조 상부에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막이 형성된 트렌치 내부를 절연막으로 매립하는 단계와, 상기 절연막을 식각하면서 상기 폴리실리콘막을 식각하는 단계와, 상기 절연막을 제거한 후 상기 트렌치가 매립되도록 전체 구조 상부에 산화막을 형성한 후 연마하여 소자 분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법의 제 2 실시 예는 반도체 기판의 소정 영역을 소정 깊이로 식각하여 트렌치를 형성하는 단계와, 산화 공정을 실시하여 상기 트렌치 표면에 제 1 산화막을 성장시키는 단계와, 상기 트렌치를 포함한 전체 구조 상부에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막을 전면 식각하여 상기 트렌치 측벽에 상기 폴리실리콘막을 잔류시키는 단계와, 상기 트렌치가 매립되도록 전체 구조 상부에 산화막을 형성한 후 연마하여 소자 분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 내지 도 3(d)는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 3(a)를 참조하면, 반도체 기판(31) 상부에 패드 산화막(32) 및 패드 질화막(33)을 순차적으로 형성한다. 패드 질화막(33) 상부에 감광막을 도포한 후 소자 분리 마스크를 이용한 노광 및 현상 공정으로 패터닝하여 패드 질화막(33)의 소정 영역을 노출시키는 감광막 패턴(34)을 형성한다. 감광막 패턴(34)을 마스크로 패드 질화막(33) 및 패드 산화막(32)을 식각하고, 계속해서 반도체 기판(31)을 소정 깊이로 식각하여 트렌치(35)를 형성한다.
도 3(b)를 참조하면, 감광막 패턴(34)을 제거한 후 트렌치(35)를 형성하기 위한 식각 공정에서 손상되는 반도체 기판(31)을 보상하기 위해 산화 공정을 실시하여 트렌치(35)의 표면에 열산화막(36)을 성장시킨다. 그리고, 전체 구조 상부에 폴리실리콘막(37)을 형성한다.
도 3(c)를 참조하면, 절연막을 형성하여 트렌치(35)를 완전히 매립한 후 절연막 및 폴리실리콘막(37)을 식각한다. 이에 의해 트렌치(35) 측벽의 일부 및 하부에 폴리실리콘막(37)이 잔류된다. 여기서, 폴리실리콘막(37)을 전면 식각할 수 있는데, 이렇게 하면 폴리실리콘막(35)이 트렌치(35)의 측벽에만 잔류하게 된다. 그리고, 트렌치(35)가 완전히 매립되도록 산화막(38)을 형성한다. 산화막(38)은 일반적으로 CVD 방법으로 증착하여 형성한다.
도 3(d)를 참고하면, CMP 공정에 의해 산화막(38)을 원하는 두께로 연마하고 패드 질화막(33)을 제거하여 소자 분리막(39)을 형성한다.
도 4(a) 및 도 4(b)는 본 발명에 따른 방법으로 소자 분리막이 형성된 반도체 기판 상부에 반도체 소자를 제조하는 실시 예로서, DRAM 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 4(a)를 참조하면, 본 발명에 따라 폴리실리콘막(400)이 소정 영역에 형성되어 소자 분리막(402)이 형성된 반도체 기판(401) 상부에 게이트 산화막(403), 제 1 폴리실리콘막(404) 및 제 1 질화막(405)을 순차적으로 형성한다. 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 질화막(405), 제 1 폴리실리콘막(404) 및 게이트 산화막(403)을 패터닝하여 게이트를 형성한다. 불순물 이온 주입 공정을 실시하여 반도체 기판(401)상에 접합 영역(406)을 형성한다. 그리고, 전체 구조 상부에 제 2 질화막을 형성한 후 전면 식각 공정을 실시하여 게이트 측벽에 스페이서(407)를 형성한다.
도 4(b)를 참조하면, 전체 구조 상부에 제 1 층간 절연막(408)을 형성한 후 접합 영역(406)의 일부, 즉 드레인 영역을 노출시키는 제 1 콘택홀을 형성한다. 그리고, 제 1 콘택홀을 제 2 폴리실리콘막(409)으로 매립하고, 그 상부에 비트라인(도시안됨)을 형성한다. 전체 구조 상부에 제 2 층간 절연막(410)을 형성한 후 제 2 층간 절연막(410) 및 제 1 층간 절연막(408)의 소정 영역을 식각하여 접합 영역(406)의 또다른 일부, 즉 소오스 영역을 노출시키는 제 2 콘택홀을 형성한다. 제 2 콘택홀을 제 3 폴리실리콘막(411)으로 매립한다. 이후, 그 상부에 캐패시터를 형성한다.
상기와 같은 본 발명에 따른 방법으로 소자 분리막을 형성하고 DRAM 셀을 제조한 후 캐패시터의 전하저장 전극에 전압을 인가하면 반도체 기판(401)과 접합 영역(406) 사이에 공핍층(412)이 형성된다. 그런데, 소자 분리막(402)와 반도체 기판(401) 사이에 형성된 폴리실리콘막(400)이 기생 전극으로 작용하여 적정 전압을 인가하면, 여기에 전하가 축적(accumulation)되어 반도체 기판(401)과 접합 영역(402)으로부터 형성된 공핍층(412)을 위쪽으로 밀어 공핍층(412)내에 있는 결정 결함(413) 공핍층(412) 바깥으로 보내게 된다. 이에 의해 누설 전류가 감소된다.
상술한 바와 같이 본 발명에 의하면 소자 분리막내의 산화막과 반도체 기판 사이에 폴리실리콘막을 형성하여 기생 전극으로 작용하도록 함으로써 소자를 동작시키기 위한 소정 전압이 인가되었을 때 이 부분에 전하가 축적(accumulation)된다. 이에 의해 반도체 기판과 접합 영역으로부터 형성된 공핍층을 위쪽으로 밀어 공핍층내에 있는 결함을 공핍층 바깥으로 보냄으로써 누설 전류를 감소시켜 DRAM 소자의 리프레쉬 특성을 향상시킬 수 있다. 또한, 소자 분리막 아래의 반도체 기판을 역시 축적시킴으로써 소자 분리 영역이 반전되어 소자 분리막이 특성 열화를 방지할 수 있다.
Claims (3)
- 반도체 기판의 소정 영역을 소정 깊이로 식각하여 트렌치를 형성하는 단계와,상기 트렌치 측벽 및 하부에 폴리실리콘막을 형성하는 단계와,전체 구조 상부에 산화막을 형성한 후 연마 공정을 실시하여 소자 분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 반도체 기판의 소정 영역을 소정 깊이로 식각하여 트렌치를 형성하는 단계와,산화 공정을 실시하여 상기 트렌치 표면에 제 1 산화막을 성장시키는 단계와,상기 트렌치를 포함한 전체 구조 상부에 폴리실리콘막을 형성하는 단계와,상기 폴리실리콘막이 형성된 트렌치 내부를 절연막으로 매립하는 단계와,상기 절연막을 식각하면서 상기 폴리실리콘막을 식각하는 단계와,상기 절연막을 제거한 후 상기 트렌치가 매립되도록 전체 구조 상부에 산화막을 형성한 후 연마하여 소자 분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 반도체 기판의 소정 영역을 소정 깊이로 식각하여 트렌치를 형성하는 단계와,산화 공정을 실시하여 상기 트렌치 표면에 제 1 산화막을 성장시키는 단계와,상기 트렌치를 포함한 전체 구조 상부에 폴리실리콘막을 형성하는 단계와,상기 폴리실리콘막을 전면 식각하여 상기 트렌치 측벽에 상기 폴리실리콘막을 잔류시키는 단계와,상기 트렌치가 매립되도록 전체 구조 상부에 산화막을 형성한 후 연마하여 소자 분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100502668B1 (ko) * | 2003-07-22 | 2005-07-21 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US8610239B2 (en) | 2011-05-02 | 2013-12-17 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
2001
- 2001-06-29 KR KR1020010038402A patent/KR20030002703A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100502668B1 (ko) * | 2003-07-22 | 2005-07-21 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US8610239B2 (en) | 2011-05-02 | 2013-12-17 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
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