KR100399526B1 - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 반도체 장치 Download PDF

Info

Publication number
KR100399526B1
KR100399526B1 KR10-2001-0012453A KR20010012453A KR100399526B1 KR 100399526 B1 KR100399526 B1 KR 100399526B1 KR 20010012453 A KR20010012453 A KR 20010012453A KR 100399526 B1 KR100399526 B1 KR 100399526B1
Authority
KR
South Korea
Prior art keywords
trench
silicon substrate
film
gettering layer
semiconductor device
Prior art date
Application number
KR10-2001-0012453A
Other languages
English (en)
Other versions
KR20020005387A (ko
Inventor
오노요시까즈
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20020005387A publication Critical patent/KR20020005387A/ko
Application granted granted Critical
Publication of KR100399526B1 publication Critical patent/KR100399526B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)

Abstract

트렌치 분리 구조를 갖는 반도체 장치의 제조 방법에 관한 것으로, 디바이스 특성을 열화시키는 게터링층의 발생을 방지하면서 실리콘 기판 내의 결함 요소를 게터링층으로 끌어 모으는 것을 목적으로 한다.
SiO2막(2)을 마스크로 하여 에칭을 행함에 따라 실리콘 기판(1)에 소자 분리용의 트렌치(5)를 형성한다(도 1의 (B)). 트렌치(5)의 측벽을 피복하는 측벽(18)을 형성한다(도 1의 (C)). SiO2막(2) 및 측벽(18)을 마스크로 하여, Si 등의 결함 형성용 이온을 실리콘 기판(1)에 주입함으로써 트렌치(5)의 저부에만 게터링층(1)을 형성한다.

Description

반도체 장치의 제조 방법 및 반도체 장치{SEMICONDUCTOR DEVICE MANUFACTURING MATHOD AND SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로, 특히 트렌치 분리 구조를 갖는 반도체 장치의 제조 방법, 및 그 방법으로 제조되는 반도체 장치에 관한 것이다.
최근, DRAM(Dynamic Random Access Memory) 등의 반도체 장치에서는 고집적화가 진행됨에 따라, 종래의 LOCOS(localized oxidation of silicon)와 비교하여 보다 미세한 영역에서 소자 분리를 가능하게 하는 트렌치 분리법의 적용이 검토되고 있다.
또한, 반도체 장치의 분야에서는 디바이스 특성에 악영향을 끼치는 실리콘 기판 내의 결함 및 금속 불순물을 제거하는 수법으로 실리콘 기판의 내부 영역에고의로 결함층(이하, 「게터링층」이라고 칭함)을 형성하고, 기판 내의 결함이나 금속 불순물을 그 게터링층에서 포획하는 수법이 알려져 있다. 게터링층은, 예를 들면 실리콘 기판에 대해 산소나 실리콘 등의 이온을 주입함으로써 형성할 수 있다.
도 11 및 도 12는 트렌치 분리 구조를 갖는 DRAM의 소자 분리 영역에 이온 주입법에 따라 게터링층을 형성하는 종래의 프로세스의 흐름을 나타낸 도면이다. 종래의 수법으로는 도 11의 (A)에 도시된 바와 같이 실리콘 기판(1) 위에 CVD법에 따라 SiO2막(2)이 형성된다. SiO2막(2)의 상층에는 소자 분리를 형성해야 할 부위에 개구를 갖도록 레지스트막(3)이 형성된다. 레지스트막(3)을 마스크로 하여 SiO2막(2)이 에칭된 후, 레지스트막(3)은 제거된다.
이어서, SiO2막(2)을 마스크로 하여 실리콘 기판(1)이 에칭된다. 그 결과, 도 11의 (B)에 도시된 바와 같이 실리콘 기판(1)에 소자 분리용의 트렌치(5)가 형성된다.
이어서, 이온 주입법에 따라 실리콘 기판(1)의 내부에 Si가 주입된다. 그 결과, 도 11의 (C)에 도시된 바와 같이 실리콘 기판(1)의 트렌치(5) 근방의 영역에 결함층, 즉 게터링층(4)이 형성된다. 이 때, 게터링층(4)은 트렌치(5)의 저면 부근만이 아니고, 트렌치(5)의 측면 근방에도 형성된다.
SiO2막(2)이 제거된 후, 도 11의 (D)에 도시된 바와 같이 트렌치(5)의 내부에 절연막(6)이 매립된다.
이어서, 도 12의 (A)에 도시된 바와 같이, 실리콘 기판(1) 위에 게이트 절연막을 통해 게이트 전극(7)이 형성된다. 게이트 전극(7)을 마스크로 하여 불순물이 주입됨으로써, 실리콘 기판(1)의 표면에 소스 드레인 불순물층(8, 9)이 형성된다.
이어서, 도 12의 (B)에 도시된 바와 같이 실리콘 기판(1)의 전면에 CVD법에 따라 절연막(10)이 형성된다. 그 후, 소스 드레인 불순물층(9)과 도통하는 비트선(11)이 형성된다.
도 12의 (C)에 도시된 바와 같이 비트선(11) 상층에 CVD법에 따라 절연막(12)이 형성된다. 계속해서, 소스 드레인 불순물층(8)과 도통하는 하부 전극(13), 유전막(14), 및 상부 전극(15)으로 이루어지는 메모리셀 캐패시터가 형성된다. 그 후, 메모리셀 캐패시터의 상층에 절연막(16) 및 Al 배선(17)이 형성된다.
상술된 바와 같이, 트렌치 분리 영역에 종래의 형성 방법에 따라 게터링층(4)(결함층)이 형성되는 경우, 그 게터링층(4)은 트렌치(5)의 측벽부에도 형성된다. 이 경우, 게터링층(4)은 도 12의 (C)에 도시된 바와 같이 소스 드레인 불순물층(8)과 접하는 경우가 있다.
게터링층(4)이 소스 드레인 불순물층(8)과 접하면, 소스 드레인 불순물층(8)에서의 누설 전류가 증대하여 리텐션 등의 디바이스 특성이 열화한다. 이와 같이, 종래의 수법으로 형성된 게터링층은 디바이스 특성을 열화시키기 쉽다고 하는 문제를 갖고 있었다.
본 발명은 상기된 바와 같은 과제를 해결하기 위해 이루어진 것으로, 디바이스 특성을 열화시키는 게터링층의 발생을 방지하면서 실리콘 기판 내의 결함 요소를 게터링층으로 끌어 모으기 위한 반도체 장치의 제조 방법을 제공하는 것을 제1 목적으로 한다.
또한, 본 발명은 상기된 방법으로 형성된 반도체층을 제공하는 것을 제2 목적으로 한다.
도 1은 본 발명의 실시예1의 제조 방법을 설명하기 위한 도면(그 1).
도 2는 본 발명의 실시예1의 제조 방법을 설명하기 위한 도면(그 2).
도 3은 본 발명의 실시예2의 제조 방법을 설명하기 위한 도면(그 1).
도 4는 본 발명의 실시예2의 제조 방법을 설명하기 위한 도면(그 2).
도 5는 본 발명의 실시예3의 제조 방법을 설명하기 위한 도면(그 1).
도 6은 본 발명의 실시예3의 제조 방법을 설명하기 위한 도면(그 2).
도 7은 본 발명의 실시예3의 제조 방법을 설명하기 위한 도면(그 3).
도 8은 본 발명의 실시예4의 제조 방법을 설명하기 위한 도면(그 1).
도 9는 본 발명의 실시예4의 제조 방법을 설명하기 위한 도면(그 2).
도 10은 본 발명의 실시예4의 제조 방법을 설명하기 위한 도면(그 3).
도 11은 종래의 반도체 장치의 제조 방법을 설명하기 위한 도면(그 1).
도 12는 종래의 반도체 장치의 제조 방법을 설명하기 위한 도면(그 2).
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : SiO2막
3 : 레지스트막
4 : 게터링층
4 : 트렌치
6 : 절연막
18 : 측벽
20 : Si3N4막(20)
제1항에 기재된 발명은 트렌치 분리 구조를 갖는 반도체 장치의 제조 방법으로서,실리콘 기판 상에 트렌치 형성용 마스크를 형성하는 단계와,결함 형성용 이온을 이온 주입법으로 상기 실리콘 기판에 주입함으로써 트렌치의 저부에만 게터링층을 형성하는 단계를 포함하고,상기 게터링층을 형성하는 단계는,상기 트렌치 형성용 마스크를 마스크로 하여 상기 실리콘 기판의 상기 트렌치가 형성되는 영역보다 깊은 영역에 상기 결함 형성용 이온을 주입하는 단계와,상기 결함 형성용 이온 주입후에 상기 트렌치 형성용 마스크를 이용하여 상기 실리콘 기판을 에칭함으로써 상기 실리콘 기판에 상기 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 것이다.
제2항에 기재된 발명은, 트렌치 분리 구조를 갖는 반도체 장치의 제조 방법으로서,
결함 형성용 이온을 이온 주입법으로 실리콘 기판에 주입함으로써, 실리콘 기판의 트렌치가 형성되어야하는 영역에 게터링층을 형성하는 단계와,
실리콘 기판 내의 결함 요소를 상기 게터링층으로 끌어 모으는 단계와,
상기 실리콘 기판에 트렌치를 형성하는 과정에서 상기 결함 요소를 함유하는 게터링층을 제거하는 단계,
를 포함하는 것을 특징으로 하는 것이다.
제3항에 기재된 발명은, 반도체 장치로서, 본 발명에 기재된 제조 방법에 따라 제조되는 것을 특징으로 하는 것이다.
<발명의 실시예>
이하, 도면을 참조하여 본 발명의 실시예에 대해 설명한다. 또한, 각 도면에서 공통되는 요소에는 동일한 부호를 붙여 중복하는 설명을 생략한다.
실시예1.
도 1 및 도 2는, 본 발명의 실시예1의 제조 방법의 흐름을 설명하기 위한 도면을 도시한다.
본 실시예의 제조 방법으로는, 도 1의 (A)에 도시된 바와 같이 실리콘 기판(1) 위에 CVD법에 따라 SiO2막(2)이 형성된다. SiO2막(2)의 상층에는 소자 분리를 형성해야 할 부위에 개구를 갖도록 레지스트막(3)이 형성된다. 레지스트막(3)을 마스크로 하여 SiO2막(2)이 에칭된 후, 레지스트막(3)은 제거된다.
이어서, SiO2막(2)을 마스크로 하여 실리콘 기판(1)이 에칭된다. 그 결과, 도 1의 (B)에 도시된 바와 같이, 실리콘 기판(1)에 소자 분리용의 트렌치(5)가 형성된다.
본 실시예의 제조 방법으로는, 이어서 도 1의 (C)에 도시된 바와 같이 SiO2막(2)의 개구부의 측벽 및 트렌치(5)의 측벽을 피복하는 측벽(18)이 형성된다. 측벽(18)은 트렌치(5)의 내부에 CVD법에 따라 SiO2를 피착시킨 후, 그 SiO2를 이방성 에칭에 의해 적당하게 제거함으로써 형성할 수 있다.
이어서, SiO2막(2) 및 측벽(18)을 마스크로 하여, 실리콘 기판(1)의 트렌치(5)의 저부에 노출되는 부분에, 이온 주입법에 따라 Si가 주입된다. 그 결과, 도 1의 (D)에 도시된 바와 같이 트렌치(5)의 저부에만 자기 정합적으로 게터링층(4)이 형성된다.
게터링층(4)이 형성된 후, 측벽(18)과 SiO2막(2)이 제거된다. 그 후, 도 2의 (A)에 도시된 바와 같이 트렌치(5)의 내부에 절연막(6)이 매립된다. 절연막(6)은 실리콘 기판(1)의 전면에 실리콘 산화물을 CVD법에 따라 피착시킨 후, 에칭백법에 따라 불필요한 실리콘 산화물을 제거함으로써 형성된다.
이어서, 도 2의 (B)에 도시된 바와 같이 실리콘 기판(1) 위에, 게이트 절연막을 통해 게이트 전극(7)이 형성된다. 게이트 전극(7)을 마스크로 하여 불순물이 주입됨으로써, 실리콘 기판(1)의 표면에 소스 드레인 불순물층(8, 9)이 형성된다.
이어서, 도 2의 (C)에 도시된 바와 같이 실리콘 기판(1)의 전면에 CVD법에 따라 절연막(10)이 형성된다. 그 후, 소스 드레인 불순물층(9)과 도통하는 비트선(11)이 형성된다.
도 2의 (D)에 도시된 바와 같이 비트선(11)의 상층에 CVD법에 따라 절연막 (12)이 형성된다. 계속해서, 소스 드레인 불순물층(8)과 도통하는 하부 전극(13), 유전막(14), 및 상부 전극(15)으로 이루어지는 메모리셀 캐패시터가 형성된다. 그 후, 메모리셀 캐패시터의 상층에 절연막(16) 및 Al 배선(17)이 형성된다.
상술된 바와 같이, 실시예1의 제조 방법에 따르면 트렌치(5)의 측벽 근방에결함층을 형성하지 않고, 트렌치(5)의 저부에만 자기 정합적으로 게터링층(4)을 형성할 수 있다. 이 때문에, 본 실시예의 제조 방법에 따르면, 게터링층(4)과 소스 드레인 불순물층(8)과의 접촉을 확실하게 방지할 수 있어, 특성이 안정된 반도체 장치를 제조할 수 있다.
실시예2.
이어서, 도 3 및 도 4를 참조하여 본 발명의 실시예2의 제조 방법에 대해 설명한다.
도 3의 (A)에 도시된 바와 같이 실리콘 기판(1) 위에는 실시예1의 경우와 같은 수법으로 SiO2막(2)과 레지스트막(3)이 형성된다(도 3의 (A)).
레지스트막(3)을 마스크로 하여 SiO2막(2)이 에칭된 후, 레지스트막(3)은 제거된다.
이어서, 도 3의 (B)에 도시된 바와 같이 SiO2막(2)을 마스크로 하여 실리콘 기판(1)의 내부에 이온 주입법에 따라 Si가 주입된다. 상기한 이온 주입은 소자 분리를 위해 형성되는 트렌치보다 깊은 영역에 Si가 도달하는 조건으로 행해진다. 그 결과, 소자 분리가 형성되는 영역보다 깊은 부분에 게터링층(4)이 형성된다.
이어서, 도 3의 (C)에 도시된 바와 같이 SiO2막(2)을 마스크로 하여 실리콘 기판(1)이 에칭된다. 그 결과, 실리콘 기판(1)에 소자 분리용의 트렌치(5)가 형성된다.
SiO2막(2)이 제거된 후, 도 3의 (D)에 도시된 바와 같이 트렌치(5)의 내부에 절연막(6)이 매립된다. 절연막(6)은 실리콘 기판(1)의 전면에 실리콘 산화물을 CVD법에 따라 피착시킨 후, 에치백법에 따라 불필요한 실리콘 산화물을 제거함으로써 형성된다. 이후, 실시예1의 경우와 같은 순서로 DRAM의 메모리셀이 형성된다(도 4의 (A)∼도 4의 (C)).
본 실시예의 제조 방법에 따르면, Si의 주입에 따라 실리콘 기판(1) 내에 발생하는 결함이 트렌치(5)보다 깊은 부분에 발생하는 것을 제외하고, 트렌치(5)의 형성에 따라 제거된다. 이 때문에, 본 실시예의 제조 방법에 따르면, 트렌치(5)의 저부 부근에 한정하여 게터링층(4)을 형성할 수 있다. 따라서, 본 실시예의 제조 방법에 따라서도 실시예1의 경우와 같이 특성이 안정된 반도체 장치를 제조할 수 있다.
그런데, 상술된 실시예2에서는 도 3의 (B)에 도시된 바와 같이 SiO2막(2)을 마스크로 하여 이온 주입을 행하는 것으로 하지만, 본 발명은 이것에 한정되는 것은 아니다. 즉, SiO2막(2)의 개구부에 실시예1의 경우와 같이 측벽(18)을 형성하고, SiO2막(2)과 측벽(18)의 쌍방을 마스크로 하여 이온 주입을 행해도 좋다.
실시예3.
이어서, 도 5 내지 도 7을 참조하여 본 발명의 실시예3의 제조 방법에 대해 설명한다.
본 실시예의 제조 방법으로는 도 5의 (A)에 도시된 바와 같이 실리콘기판(1) 위에 CVD법에 따라 Si3N4막(20)이 형성된다. Si3N4막(20)의 상층에는 소자 분리를 형성하는 부위에 개구를 갖도록 레지스트막(3)이 형성된다. 레지스트막(3)을 마스크로 하여 Si3N4막(20)이 에칭된 후, 레지스트막(3)은 제거된다.
이어서, Si3N4막(20)을 마스크로 하여 실리콘 기판(1)이 에칭된다. 그 결과, 도 5의 (B)에 도시된 바와 같이 실리콘 기판(1)에 소자 분리용의 트렌치(5)가 형성된다.
이어서, 도 5의 (C)에 도시된 바와 같이 Si3N4막(20)의 개구부의 측벽 및 트렌치(5)의 측벽을 피복하는 측벽(18)이 형성된다. 측벽(18)은 트렌치(5)의 내부에 CVD법에 따라 SiO2를 피착시킨 후, 그 SiO2를 이방성 에칭에 의해 적당하게 제거함으로써 형성할 수 있다.
이어서, Si3N4막(20) 및 측벽(18)을 마스크로 하여, 실리콘 기판(1)의 트렌치(5)의 저부에 노출되는 부분에 이온 주입법에 따라 Si가 주입된다. 그 결과, 도 6의 (A)에 도시된 바와 같이 트렌치(5)의 저부에만 게터링층(4)이 형성된다.
이어서, 디바이스 특성에 악영향을 끼치는 금속 불순물이나 결함을 게터링층(4)에 끌어 모으기 위해, 실리콘 기판(1)에 원하는 열 처리가 실시된다(도 6의 (B)).
상기된 열 처리의 종료 후, 측벽(18)이 제거된다. 계속해서, Si3N4막(20)을마스크로 하여 실리콘 기판(1)이 에칭된다. 그 결과, 도 6의 (C)에 도시된 바와 같이 실리콘 기판(1) 중에서 게터링층(4)이 제거된다.
Si3N4막(20)이 제거된 후, 도 7의 (A)에 도시된 바와 같이 트렌치(5)의 내부에 절연막(6)이 매립된다. 절연막(6)은 실리콘 기판(1)의 전면에 실리콘 산화물을 CVD법에 따라 피착시킨 후, 에치백법에 따라 불필요한 실리콘 산화물을 제거함으로써 형성된다. 이후, 실시예1의 경우와 동일한 순서로 DRAM의 메모리셀이 형성된다(도 7의 (B)∼도 7의 (D)).
상술된 바와 같이 본 실시예의 제조 방법에 따르면, 트렌치(5)의 저부에 자기 정합적으로 게터링층(4)을 형성하고, 그 내부에 금속 불순물이나 결함을 포획시킬 수 있다. 또한, 본 실시예의 제조 방법에 따르면, 금속 불순물이나 결함을 포획한 게터링층(4)을 메모리셀의 제조 과정에서 실리콘 기판(1)으로부터 제거할 수 있다. 이 때문에, 본 실시예에 따르면 매우 특성이 안정된 반도체 장치를 실현할 수 있다.
실시예4.
이어서, 도 8 내지 도 10을 참조하여 본 발명의 실시예4의 제조 방법에 대해 설명한다.
본 실시예의 제조 방법으로는 도 8의 (A)에 도시된 바와 같이 실리콘 기판(1) 위에 CVD법에 따라 Si3N4막(20)이 형성된다. Si3N4막(20)의 상층에는 소자 분리를 형성해야 할 부위에 개구를 갖도록 레지스트막(3)이 형성된다.레지스트막(3)을 마스크로 하여 Si3N4막(20)이 에칭된 후, 레지스트막(3)은 제거된다.
이어서, 도 8의 (B)에 도시된 바와 같이 Si3N4막(20)의 개구부의 측벽을 피복하는 측벽(18)이 형성된다. 측벽(18)은 Si3N4막(20)의 개구부를 매립하도록 CVD법에 따라 피착시킨 SiO2를 이방성 에칭에 의해 적당하게 제거함으로써 형성할 수 있다.
Si3N4막(20) 및 측벽(18)을 마스크로 하여, 실리콘 기판(1)의 노출 부분에 이온 주입법에 따라 Si가 주입된다. 상기된 이온 주입은 소자 분리를 위해 형성되는 트렌치보다도 얕은 영역에 Si가 주입되는 조건으로 행해진다. 그 결과, 도 8의 (C)에 도시된 바와 같이 실리콘 기판(1)의 트렌치가 형성되는 부위에 게터링층(4)이 형성된다.
이어서, 디바이스 특성에 악영향을 끼치는 금속 불순물이나 결함을 게터링층(4)에 끌어 모으기 위해 실리콘 기판(1)에 대해 원하는 열 처리가 실시된다(도 9의 (A)).
측벽(18)이 제거된 후, Si3N4막(20)을 마스크로 하여 실리콘 기판(1)이 에칭된다. 그 결과, 도 9의 (B)에 도시된 바와 같이 실리콘 기판(1)에 소자 분리용의 트렌치(5)가 형성된다. 이 때, 금속 불순물이나 결함을 함유하는 게터링층(4)이 실리콘 기판(1)으로부터 제거된다.
Si3N4막(20)이 제거된 후, 도 9의 (C)에 도시된 바와 같이 트렌치(5)의 내부에 절연막(6)이 매립된다. 절연막(6)은 실리콘 기판(1)의 전면에 실리콘 산화물을 CVD법에 따라 피착시킨 후, 에치백법에 따라 불필요한 실리콘 산화물을 제거함으로써 형성된다. 이후, 실시예1의 경우와 동일한 순서로 DRAM의 메모리셀이 형성된다(도 10의 (A)∼도 10의 (C)).
상술된 바와 같이 본 실시예의 제조 방법에 따르면, 트렌치(5)의 저부에 자기 정합적으로 게터링층(4)을 형성하고, 그 내부에 금속 불순물이나 결함을 포획시킬 수 있다. 또한, 본 실시예의 제조 방법에 따르면, 금속 불순물이나 결함을 포획한 게터링층(4)을 트렌치(5)의 형성 과정에서 실리콘 기판(1)으로부터 제거할 수 있다. 이 때문에, 본 실시예에 따르면, 매우 특성이 안정된 반도체 장치를 간단한 공정으로 실현할 수 있다.
그런데, 상술된 실시예4에서는 도 8의 (C)에 도시된 바와 같이 SiO2막(2)과 측벽(18) 쌍방을 마스크로 하여 이온 주입을 하였지만, 본 발명은 이것에 한정되는 것은 아니다. 즉, 이온 주입은 측벽(18)을 생략하고, SiO2막(2)만을 마스크로 하여 행하여도 된다.
본 발명은 이상 설명된 바와 같이 구성되어 있으므로 이하에 도시된 바와 같은 효과를 발휘한다.
제1항에 기재된 발명에 따르면, 게터링층이 트렌치의 저부에만 형성되기 때문에 실리콘 기판 표면 근방에 형성되는 불순물층과 게터링층이 접하는 것을 확실하게 방지할 수 있다. 이 때문에, 본 발명에 따르면, 특성이 안정된 반도체 장치를 제조할 수 있다.
제2항에 기재된 발명에 따르면, 트렌치를 형성해야 할 부위에 게터링층을 형성하고, 실리콘 기판 내의 결함 요소를 그 게터링층 속에 끌어 모을 수 있다. 그리고, 트렌치를 형성하는 과정에서 결함 요소를 함유하는 게터링층을 실리콘 기판으로부터 제거할 수 있다. 이 때문에, 본 발명에 따르면, 소자 분리의 근방에 결함층을 포함하지 않은 특성이 안정된 반도체 장치를 제조할 수 있다.
제3항에 기재된 발명에 따르면, 실리콘 기판 내의 결함 요소를 게터링층으로 끌어 모을 수 있다. 또한, 본 발명에 따르면, 실리콘 기판의 표면 부근에 형성되는 불순물층과 접하는 위치에 게터링층이 형성되는 것을 방지할 수 있다. 따라서, 본 발명에 따르면, 매우 특성이 안정된 반도체 장치를 실현할 수 있다.

Claims (3)

  1. 트렌치 분리 구조를 갖는 반도체 장치의 제조 방법에 있어서,
    실리콘 기판 상에 트렌치 형성용 마스크를 형성하는 단계와,
    결함 형성용 이온을 이온 주입법으로 상기 실리콘 기판에 주입함으로써 트렌치의 저부에만 게터링층을 형성하는 단계를 포함하고,
    상기 게터링층을 형성하는 단계는,
    상기 트렌치 형성용 마스크를 마스크로 하여 상기 실리콘 기판의 상기 트렌치가 형성되는 영역보다 깊은 영역에 상기 결함 형성용 이온을 주입하는 단계와,
    상기 결함 형성용 이온 주입후에 상기 트렌치 형성용 마스크를 이용하여 상기 실리콘 기판을 에칭함으로써 상기 실리콘 기판에 상기 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 트렌치 분리 구조를 갖는 반도체 장치의 제조 방법에 있어서,
    결함 형성용 이온을 이온 주입법으로 실리콘 기판에 주입함으로써 실리콘 기판의 트렌치가 형성되는 영역에 게터링층을 형성하는 단계와,
    실리콘 기판 내의 결함 요소를 상기 게터링층으로 끌어모으는 단계와,
    상기 실리콘 기판에 트렌치를 형성하는 과정에서 상기 결함 요소를 함유하는 게터링층을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 기재된 제조 방법에 따라 제조되는 것을 특징으로 하는 반도체 장치.
KR10-2001-0012453A 2000-07-10 2001-03-10 반도체 장치의 제조 방법 및 반도체 장치 KR100399526B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000207674A JP2002026022A (ja) 2000-07-10 2000-07-10 半導体装置の製造方法および半導体装置
JP2000-207674 2000-07-10

Publications (2)

Publication Number Publication Date
KR20020005387A KR20020005387A (ko) 2002-01-17
KR100399526B1 true KR100399526B1 (ko) 2003-09-26

Family

ID=18704401

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0012453A KR100399526B1 (ko) 2000-07-10 2001-03-10 반도체 장치의 제조 방법 및 반도체 장치

Country Status (5)

Country Link
US (1) US6586295B2 (ko)
JP (1) JP2002026022A (ko)
KR (1) KR100399526B1 (ko)
DE (1) DE10063622A1 (ko)
TW (1) TW508700B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6958264B1 (en) * 2001-04-03 2005-10-25 Advanced Micro Devices, Inc. Scribe lane for gettering of contaminants on SOI wafers and gettering method
US6656815B2 (en) * 2001-04-04 2003-12-02 International Business Machines Corporation Process for implanting a deep subcollector with self-aligned photo registration marks
KR100515057B1 (ko) * 2003-01-10 2005-09-14 삼성전자주식회사 반도체 소자의 트렌치 소자분리막들 형성방법
JP2005197475A (ja) * 2004-01-07 2005-07-21 Oki Electric Ind Co Ltd 半導体装置のドライエッチング方法
JP4791766B2 (ja) * 2005-05-30 2011-10-12 株式会社東芝 Ｍｅｍｓ技術を使用した半導体装置
KR101416382B1 (ko) * 2012-12-28 2014-08-06 현대자동차 주식회사 드레인밸브를 포함하는 에어처리시스템
WO2017031303A1 (en) * 2015-08-18 2017-02-23 University Of Cincinnati Analyte sensor and method of use
JP2017183403A (ja) * 2016-03-29 2017-10-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980058385A (ko) * 1996-12-30 1998-10-07 김영환 반도체 소자 및 그의 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0239436A (ja) 1988-07-28 1990-02-08 Matsushita Electron Corp 半導体装置の製造方法
JPH0279445A (ja) 1988-09-14 1990-03-20 Oki Electric Ind Co Ltd 素子分離領域の形成方法
JPH0338044A (ja) * 1989-07-05 1991-02-19 Toshiba Corp 半導体装置の製造方法
JPH03215943A (ja) 1990-01-19 1991-09-20 Mitsubishi Electric Corp 半導体集積回路装置
US5449630A (en) 1994-05-03 1995-09-12 United Microelectronics Corp. Method for fabricating a trench capacitor structure for dynamic random access memory integrated circuit
US5465860A (en) * 1994-07-01 1995-11-14 Intel Corporation Method of forming an integrated circuit waveguide
DE19728716C1 (de) 1997-07-04 1998-11-26 Siemens Ag Klemmenabdeckung mit Schutzabdeckung
JPH11297847A (ja) * 1998-04-13 1999-10-29 Nec Kyushu Ltd 半導体装置及びその製造方法
JPH11297703A (ja) 1998-04-15 1999-10-29 Fuji Electric Co Ltd 半導体装置の製造方法
JP3691963B2 (ja) * 1998-05-28 2005-09-07 株式会社東芝 半導体装置及びその製造方法
JP2000058635A (ja) 1998-08-11 2000-02-25 Mitsubishi Electric Corp 素子間分離絶縁膜の形成方法及び半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980058385A (ko) * 1996-12-30 1998-10-07 김영환 반도체 소자 및 그의 제조방법

Also Published As

Publication number Publication date
JP2002026022A (ja) 2002-01-25
KR20020005387A (ko) 2002-01-17
US20020004269A1 (en) 2002-01-10
US6586295B2 (en) 2003-07-01
TW508700B (en) 2002-11-01
DE10063622A1 (de) 2002-01-31

Similar Documents

Publication Publication Date Title
EP0187596A2 (en) Semiconductor memory device and method for producing the same
KR100399526B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
US20050224856A1 (en) Trench capacitor and a method for manufacturing the same
US6380088B1 (en) Method to form a recessed source drain on a trench side wall with a replacement gate technique
KR100476603B1 (ko) 트렌치형 ｄｒａｍ 셀의 보다 높은 충전 유지 시간을 위한페디스털 칼라 구조
KR100281124B1 (ko) 반도체소자 및 그의 제조방법
KR20040069515A (ko) 리세스 채널 ｍｏｓｆｅｔ 및 그 제조방법
US20030207531A1 (en) Method for forming polysilicon connected deep trench dram cell
US20070218612A1 (en) Method for fabricating a recessed-gate mos transistor device
KR20000053417A (ko) 반도체장치상의 트렌치형성방법
KR100342644B1 (ko) 반도체 장치 및 그 제조 방법
KR930006144B1 (ko) 반도체 장치 및 방법
JPH1167893A (ja) 半導体装置及びその製造方法
KR100426492B1 (ko) 반도체소자의전하저장전극형성방법
KR20020055147A (ko) 반도체 소자의 제조방법
KR100265823B1 (ko) 트렌치형 캐패시터를 구비한 디램 제조방법
KR100541697B1 (ko) 디램의 셀 트랜지스터 제조방법
KR20030002703A (ko) 반도체 소자의 소자 분리막 형성 방법
KR920009366B1 (ko) 디램 셀 제조방법
KR20060000552A (ko) 리세스 채널 트랜지스터를 갖는 반도체 장치의 제조 방법
KR100278914B1 (ko) 반도체소자 제조방법
KR20020010790A (ko) 메탈콘택의 형성 방법
KR20020056289A (ko) 반도체 소자의 콘택 형성 방법
KR20010078577A (ko) 디램셀 형성방법
KR20030000726A (ko) 디램 셀 트랜지스터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080911

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee