JP4791766B2 - Ｍｅｍｓ技術を使用した半導体装置 - Google Patents

Ｍｅｍｓ技術を使用した半導体装置 Download PDF

Info

Publication number
JP4791766B2
JP4791766B2 JP2005157523A JP2005157523A JP4791766B2 JP 4791766 B2 JP4791766 B2 JP 4791766B2 JP 2005157523 A JP2005157523 A JP 2005157523A JP 2005157523 A JP2005157523 A JP 2005157523A JP 4791766 B2 JP4791766 B2 JP 4791766B2
Authority
JP
Japan
Prior art keywords
insulating layer
layer
film
cavity
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005157523A
Other languages
English (en)
Other versions
JP2006326806A (ja
Inventor
達也 大黒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2005157523A priority Critical patent/JP4791766B2/ja
Priority to US11/341,910 priority patent/US7582940B2/en
Publication of JP2006326806A publication Critical patent/JP2006326806A/ja
Application granted granted Critical
Publication of JP4791766B2 publication Critical patent/JP4791766B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00333—Aspects relating to packaging of MEMS devices, not covered by groups B81C1/00269 - B81C1/00325
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/01—Packaging MEMS
    • B81C2203/0136—Growing or depositing of a covering layer
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/01—Packaging MEMS
    • B81C2203/0145—Hermetically sealing an opening in the lid

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Micromachines (AREA)

Description

本発明は、ＭＥＭＳ（micro electro mechanical systems）技術を使用した半導体装置（以下、ＭＥＭＳ部品）に関する。
ＭＥＭＳ技術とは、半導体加工技術を応用して可動な３次元構造体（可動部）を微細に作り込む技術のことである。
ＭＥＭＳ技術によれば、既存の部品とは比べものにならないほど小型で高性能な部品を開発できる可能性がある。例えば、ＬＳＩと個別部品との融合を実現することで、実装寸法を飛躍的に小さくし、消費電力を大幅に削減することも夢ではない。
現在、ＭＥＭＳ部品としては、主に、可変容量、スイッチ、加速度センサ、圧力センサ、ＲＦ(radio frequency)フィルタ、ジャイロスコープ、ミラーデバイスなどが研究、開発されている（例えば、特許文献１〜３参照）。
しかし、これらの部品を実用化するに当たっては、信頼性、歩留りや、製造コストなどの面から解決しなければならない課題も多く残っている。
信頼性及び歩留りの面では、ＭＥＭＳ部品の強度の問題がある。例えば、ダイシング時に、水(H2O)が可動部の可動領域となる空洞に浸入すると、水の圧力によりＭＥＭＳ部品が破壊されることがある。従って、ＭＥＭＳ部品の実用化のためには、このような水の浸入からＭＥＭＳ部品を保護し、信頼性及び歩留りを向上させる技術の開発が必須となる。
製造コストの面では、工程数を削減しつつも、高信頼性、高歩留りを実現できるプロセス技術の開発がキーワードとなる。しかし、例えば、上述の水の浸入からＭＥＭＳ部品を保護するために、２枚のウェハを張り合わせて空洞を密閉するいわゆるウェハレベルパッケージ(wafer level package)という技術を採用すると、工程が複雑となり、製造コストが増加すると共に、チップサイズが増大するという問題がある。
米国特許第６，３５５，４９８号明細書 米国特許第６，３５９，３７４号明細書 特開２００３−１１７８９７号公報
本発明の例では、高信頼性、高歩留りで、かつ、製造コストの低下を図れるＭＥＭＳ部品を提案する。
本発明の例に係わるＭＥＭＳ技術を使用した半導体装置は、空洞と、前記空洞の下部に位置する下部電極と、前記空洞の内部に位置する可動部と、前記可動部に結合される上部電極と、前記空洞の上部を覆い、前記可動部の直上に第１の開口を有する第１の膜と、前記第１の開口を塞ぎ、前記空洞を密閉する材料と、前記空洞の内部かつ前記第１の膜の下部に位置し、前記可動部と実質的に上下方向で同じレベルに配置される部材とを備え、前記空洞の上部から見て、前記第１の開口の位置は、前記可動部と前記部材との間の前記可動部を可動にする第２の開口の位置とオーバーラップせず、かつ、前記第１の開口からは、前記空洞の下部がみえない。
本発明の例によれば、高信頼性、高歩留りで、かつ、製造コストの低下を図れるＭＥＭＳ部品を実現できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例は、ＭＥＭＳ部品全般、例えば、可変容量、スイッチ、加速度センサ、圧力センサ、ＲＦ(radio frequency)フィルタ、ジャイロスコープ、ミラーデバイスなどに適用される。
本発明の例では、高信頼性及び高歩留りと、工程数の削減による製造コストの低下とを同時に実現するため、ウェハレベルパッケージによらずに、水の浸入からＭＥＭＳ部品を保護する技術について提案する。
そのために、第一に、空洞を、ウェハではなく、絶縁体、導電体、半導体などの材料から構成される膜により覆う。この膜には開口が設けられるが、この開口は、絶縁体、導電体、半導体などの材料により塞がれる。
第二に、空洞の上部を多孔質材料から構成される膜（多孔質膜）により覆う。この場合、開口を設けることなく、密閉された空洞を形成できる。
このような構造により、高信頼性、高歩留りで、かつ、製造コストの低下を図れるＭＥＭＳ部品を実現できる。
ここで、本発明の例では、可動部の可動領域となる空洞の存在によりＭＥＭＳ部品のたわみによる特性変動が問題となる。そこで、空洞内の構造を補強し、ＭＥＭＳ部品のたわみを抑制する柱を空洞内に配置してもよい。
尚、本発明の例は、可動部を可動にするアクチュエータ(actuator)のタイプに制限されない。例えば、アクチュエータとしては、圧電力を利用する圧電タイプ、静電力を利用する静電タイプ、熱による変形を利用する熱タイプ、電磁力を利用する電磁タイプなどを使用できる。
２． 参考例
まず、本発明の例の前提となる参考例としてのＭＥＭＳ部品とその問題点について説明する。
図１に示すように、ウェハ１０Ａ上には、複数のＭＥＭＳ部品１０Ｂが形成される。複数のＭＥＭＳ部品の各々は、例えば、図２に示す構造を有する。
半導体基板１０上には、絶縁層１１が配置される。絶縁層１１上には、絶縁層１２が配置される。絶縁層１２は、溝を有する。この溝は、絶縁層１３，１５により覆われ、空洞(CAVITY)となる。
空洞上には開口が設けられ、絶縁層１５は、可動部(MOVING PART)として機能する。ここで、可動部を可動にするアクチュエータのタイプについては重要ではないため、アクチュエータは省略している。
溝の底部における絶縁層１１上には、下部電極１４が配置され、可動部としての絶縁層１５上には、上部電極１６が配置される。
このようなＭＥＭＳ部品の問題は、ウェハ１０Ａ上の複数のＭＥＭＳ部品１０Ｂを分離するダイシング時に、水(H2O)が可動部の可動領域となる空洞に浸入し、可動部を破壊する、という点にある。
そこで、ダイシング時における水の浸入からＭＥＭＳ部品を保護することが必要となるが、従来では、そのために、ウェハレベルパッケージという技術を採用している。
ウェハレベルパッケージでは、例えば、図３に示すように、可動部を取り囲む枠としての絶縁層１８を有する半導体基板（ウェハ）１７を、半導体基板（ウェハ）１０に貼り付ける。
これにより、密閉された空洞が形成できるが、ウェハレベルパッケージは、高価であり、また、ウェハの反りなどが原因となって完全に密閉された空洞を作ることが難しいなどの問題がある。さらに、チップサイズの増大や、信号線の寄生抵抗及び寄生容量などの問題も解決しなければならない。
３． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。
(1) 第１実施の形態
a. 構造
図４は、第１実施の形態に関わるＭＥＭＳ部品を示している。図５は、図４のＶ−Ｖ線に沿う断面図である。
半導体基板１０上には、絶縁層１１が配置される。絶縁層１１上には、絶縁層１２が配置される。絶縁層１２は、溝を有する。この溝は、絶縁層１３，１５により覆われる。絶縁層１３，１５は、開口２０を有する。
絶縁層１５は、可動部(MOVING PART)として機能する。
絶縁層１５上には、絶縁層１５を可動にするためのアクチュエータ２３が結合される。ここでは、アクチュエータ２３を簡略化して記載しているが、例えば、アクチュエータ２３を圧電タイプとする場合には、絶縁層１５上に圧電素子が形成される。
溝の底部における絶縁層１１上には、下部電極１４が配置され、可動部としての絶縁層１５上には、上部電極１６が配置される。
可動部としての絶縁層１５の上部には、絶縁体から構成される膜１９が配置される。絶縁体から構成される膜１９は、開口２１を有するが、この開口２１は、絶縁体、導電体、半導体などの材料２２により塞がれる。絶縁体から構成される膜１９は、可動部の周囲を空洞(CAVITY)にする。
このような構造によれば、絶縁体から構成される膜１９により空洞が形成されるため、低コスト、高信頼性及び高歩留りのＭＥＭＳ部品を提供できる。
ここで、本例では、絶縁体から構成される膜１９の表面は曲面となっている。このように、絶縁体から構成される膜１９の表面を曲面とすることで、この膜１９の強度の向上と製造工程数の削減とを実現できる。
また、空洞上からみて、絶縁体から構成される膜１９に設けられる開口２１の位置は、絶縁層１３，１５に設けられる開口２０の位置とオーバーラップしていない。その主旨は、開口２１を塞ぐ材料２２が可動部の動作に悪影響を与えないようにする、という点にある。
つまり、開口２０，２１がオーバーラップしている場合には、開口２１を塞ぐときに材料２２の一部が空洞の下部（絶縁層１２の溝の底部）に堆積し、可動部の動作に悪影響を与える可能性がある。開口２０，２１をオーバーラップさせないことで、このような事態を防止できる。
開口２０，２１は、０．３μｍ以上離れているのが好ましい。
尚、絶縁体から構成される膜１９に関し、この膜１９は、絶縁体に代えて、導電体又は半導体から構成することもできる。
b. 材料、サイズなど
図４及び図５のＭＥＭＳ部品に使用する材料、サイズなどの例を説明する。
半導体基板１０としては、例えば、例えば、Si, Geなどの真性半導体、GaAs, ZnSeなどの化合物半導体、及び、これら半導体に不純物をドーピングした高導電性半導体から選択できる。半導体基板１０は、ＳＯＩ(silicon on insulator)基板であってもよい。
絶縁層１１，１２は、例えば、酸化シリコンから構成される。絶縁層１２の厚さは、可動部の可動範囲を決定する。絶縁層１２の厚さは、３ｎｍ以上、好ましくは、４００ｎｍ以上にする。
下部電極１４及び上部電極１６としては、例えば、W, Al, Cu, Au, Ti, Pt などの金属、これら金属の少なくとも１つを含む合金、不純物を含んだ導電性ポリシリコンなどから選択できる。下部電極１４及び上部電極１６は、単層構造を有していても、また、積層構造を有していてもよい。
下部電極１４及び上部電極１６として、不純物を含んだ導電性ポリシリコンを用いる場合には、低抵抗化のために、導電性ポリシリコン上にシリサイドを形成することが好ましい。また、下部電極１４及び上部電極１６は、Co, Ni, Si, N などの元素を含んでいてもよい。
下部電極１４及び上部電極１６は、互いに同じ構造又は同じ材料から構成されていてもよいし、また、互いに異なる構造又は異なる材料から構成されていてもよい。
下部電極１４及び上部電極１６の平面形状については、特に制限されない。例えば、正方形、長方形、円形、多角形などを採用することができる。
絶縁層１３，１５及び絶縁体から構成される膜１９は、例えば、酸化シリコンから構成される。開口２１を塞ぐ材料２２としては、例えば、SiGeを用いることができる。
絶縁体から構成される膜１９の平面形状は、正方形、長方形の他、円形、楕円形、多角形などの形状であっても構わない。絶縁体から構成される膜１９の平面形状が円形の場合には、その膜１９は、ドーム形状となる。
ＭＥＭＳ部品（１チップ）の大きさは、例えば、チップ内にＭＥＭＳ部品のみが形成されるディスクリート製品の場合には、２ｃｍ×２ｃｍ程度又はそれ以下のサイズの四角形となる。
空洞の気圧及びその空洞内に満たされているガスについては、特に制限されない。例えば、空洞の気圧は大気圧でもよいし、真空に近い状態であってもよい。また、空洞内に満たされるガスは、炭素ガスが主であってもよいし、大気と同じ成分であってもよい。
空洞の平面形状としては、例えば、正方形、長方形、円形、多角形などを採用することができる。
c. 製造方法
図４及び図５のＭＥＭＳ部品の製造方法を説明する。
まず、図６に示すように、熱酸化法を用いて、半導体基板１０上に厚さ約１．３μｍの絶縁層（例えば、酸化シリコン）１１を形成する。また、ＣＶＤ(chemical vapor deposition)法を用いて、絶縁層１１上に厚さ約１μｍの絶縁層（例えば、酸化シリコン）１２を形成する。
次に、ＰＥＰ(photo engraving process)により、絶縁層１２に溝を形成する。例えば、絶縁層１２上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥ(reactive ion etching)により絶縁層１２をエッチングすれば、絶縁層１２に溝を形成できる。この後、レジストパターンは除去される。
また、絶縁層１１，１２上に導電層１４を形成し、かつ、ＰＥＰにより導電層１４をパターニングし、これを下部電極とする。ＭＥＭＳ部品を可変容量とする場合には、この後、ＣＶＤ法を用いて、下部電極１４を覆う絶縁層（例えば、窒化シリコン）を形成する。
次に、絶縁層１２に形成された溝を完全に満たすダミー層２４Ａを形成する。ダミー層２４Ａとしては、ポリシリコン、アモルファスシリコンなどのシリコン材料、SiO2, SiNなどの絶縁材料、Ti, TiN, Al, Cu, Ni, Co, Au などの金属材料、ポリイミド、カーボン、レジストなどの有機材料、さらには、低誘電率を持ついわゆるlow-k材料のグループから選択して使用できる。
ダミー層２４Ａとして有機材料を用いる場合には、例えば、絶縁層１２の溝を満たすダミー層２４Ａを塗布すればよい。
ダミー層２４Ａとして、シリコン材料、絶縁材料、金属材料又はlow-k材料を用いる場合には、例えば、ＣＶＤ法やスパッタ法などの方法を用いて、絶縁層１２上に、絶縁層１２の溝を完全に満たすダミー層２４Ａを形成した後、ＣＭＰ(chemical mechanical polishing)やエッチバックなどの方法により、ダミー層２４Ａをエッチングし、ダミー層２４Ａを溝内のみに残存させる。
ここで、ＣＭＰやエッチバックを行うに当たっては、絶縁層１２とダミー層２４Ａとのエッチング選択比が大きくなるように、ＣＭＰやエッチバックの条件、さらには、絶縁層１２とダミー層２４Ａの材料が選択される。
また、ＣＭＰやエッチバックを行う前に、予め、絶縁層１２上に、ダミー層２４Ａに対してエッチング選択比を有するエッチングストッパを形成しておいても構わない。
次に、ＣＶＤ法を用いて、絶縁層１２上及びダミー層２４Ａ上に厚さ約１００ｎｍの絶縁層（例えば、酸化シリコン）１３，１５を形成する。ここで、ダミー層２４Ａの表面が平坦化されているため、絶縁層１３，１５の表面も平坦である。
そして、ＰＥＰを用いて絶縁層１３，１５に開口２０を形成し、さらに、絶縁層１５上に、例えば、圧電素子からなるアクチュエータを形成する。
また、絶縁層１５上に導電層１６を形成し、かつ、ＰＥＰにより導電層１６をパターニングし、これを上部電極とする。
この後、薬液、反応ガスなどを用いてダミー層２４Ａを除去することもできるが、ここでは、工程数の削減のため、ダミー層２４Ａはそのまま残しておく。
次に、図７に示すように、絶縁層１５を覆うダミー層２４Ｂを形成する。ダミー層２４Ｂは、図６に示す工程でダミー層２４Ａを除去しない場合には、ダミー層２４Ａと同じ材料、又は、ダミー層２４Ａと同じエッチャントを用いて除去できる材料から構成されることが好ましい。
図６に示す工程でダミー層２４Ａを除去する場合には、ダミー層２４Ｂは、ダミー層２４Ａに代わり、絶縁層１２の溝内にも満たされる。
ダミー層２４Ｂとしては、ダミー層２４Ａと同様に、ポリシリコン、アモルファスシリコンなどのシリコン材料、SiO2, SiNなどの絶縁材料、Ti, TiN, Al, Cu, Ni, Co, Au などの金属材料、ポリイミド、カーボン、レジストなどの有機材料、さらには、低誘電率を持ついわゆるlow-k材料のグループから選択して使用できる。
ダミー層２４Ｂは、絶縁層１５を覆う形状に加工された時点では、その断面形状及び平面形状が四角形となっている。
本例では、この後、例えば、アニールを行うことにより、ダミー層２４Ｂを流動化させ、表面張力により、ダミー層２４Ｂの表面を曲面にする。この時、ダミー層２４Ｂの平面形状としては、四角形のままであってもよいし、円形又は楕円形であってもよい。
そして、ダミー層２４Ｂ上に絶縁体から構成される膜（例えば、酸化シリコン）１９を形成する。絶縁体から構成される膜１９に関し、この膜１９は、絶縁体に代えて、導電体又は半導体から構成することもできる。
次に、図８に示すように、ＰＥＰを用いて、絶縁体から構成される膜１９に開口２１を形成する。開口２１の数は、単数でも、又は、複数でも、どちらでもよい。また、開口２１の位置は、後に行われる開口２１を塞ぐ工程を考慮し、開口２０とはオーバーラップしない位置に設けられる。
この後、薬液、反応ガスなどを用いてダミー層２４Ａ，２４Ｂを除去すると、図９に示すように、可動部(MOVING PART)としての絶縁層１５の周囲に空洞(CAVITY)が形成される。
尚、ダミー層２４Ａ，２４Ｂがレジストから構成される場合には、ダミー層２４Ａ，２４Ｂの除去をアッシングという気化法により除去できる。
次に、図１０に示すように、ＣＶＤ法又はスパッタ法などの方法を用いて、絶縁体から構成される膜１９に設けられた開口２１を、例えば、絶縁体、導電体、半導体などからなる材料２２により塞ぎ、空洞を密閉する。
ここで、開口２１を塞ぐための材料２２をプラズマＣＶＤなどのプラズマを使用する方法により形成する場合、シーム(seam)が形成されることがある。この場合、そのシームから水が浸入するおそれがあるため、例えば、図１１に示すように、ＣＶＤ法により、絶縁体から構成される膜１９上に絶縁膜（例えば、酸化シリコン）２５をさらに積み重ねる。
絶縁膜２５は、絶縁体から構成される膜１９と同じ材料から構成されていてもよいし、異なる材料から構成されていてもよい。また、絶縁膜２５は、絶縁体から構成される膜１９よりも密度が高い材料から構成されるのが好ましい。
尚、絶縁膜２５は、絶縁体に限られず、導電体又は半導体を用いてもよい。
以上の工程により、図４及び図５のＭＥＭＳ部品が完成する。
d. まとめ
第１実施の形態によれば、可動部が配置される空洞は、絶縁体、導電体、半導体などの材料から構成される膜により密閉される。これにより、低コスト、高信頼性及び高歩留りのＭＥＭＳ部品を提供できる。
(2) 第２実施の形態
a. 構造
図１２は、第２実施の形態に関わるＭＥＭＳ部品を示している。図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図である。
半導体基板１０上には、絶縁層１１が配置される。絶縁層１１上には、絶縁層１２が配置される。絶縁層１２は、溝を有する。この溝は、絶縁層１３，１５により覆われる。絶縁層１３，１５は、開口２０を有する。
絶縁層１５は、可動部(MOVING PART)として機能する。
絶縁層１５上には、絶縁層１５を可動にするためのアクチュエータ２３が結合される。アクチュエータ２３については簡略化して記載しているが、アクチュエータ２３は、第１実施の形態と同様に、例えば、圧電タイプから構成できる。
溝の底部における絶縁層１１上には、下部電極１４が配置され、可動部としての絶縁層１５上には、上部電極１６が配置される。
可動部としての絶縁層１５の上部には、多孔質膜２６が配置される。多孔質膜２６は、絶縁体、導電体又は半導体から構成される。多孔質膜２６は、可動部の周囲に空洞(CAVITY)を形成する。また、多孔質膜２６上には、多孔質膜２６よりも密度が高い絶縁膜２７が積み重ねられる。
尚、絶縁膜２７は、絶縁体に限られず、導電体又は半導体を用いてもよい。
このような構造によれば、多孔質膜２６により空洞が形成されるため、低コスト、高信頼性及び高歩留りのＭＥＭＳ部品を提供できる。
ここで、本例では、多孔質膜２６の表面は曲面となっている。このように、多孔質膜２６の表面を曲面とすることで、多孔質膜２６の強度の向上と製造工程数の削減とを実現できる。
また、本例では、空洞を覆う膜が多孔質膜２６により構成されるため、この多孔質膜２６に開口を設ける必要がない。
b. 材料、サイズなど
図１２及び図１３のＭＥＭＳ部品に使用する材料、サイズなどについては、第１実施の形態で説明した材料、サイズなどをそのまま適用できる。
多孔質膜２６の平面形状は、正方形、長方形、円形、楕円形、多角形などの形状から選択できる。また、多孔質膜２６の平面形状が円形の場合には、多孔質膜２６は、ドーム形状となる。
c. 製造方法
図１２及び図１３のＭＥＭＳ部品の製造方法を説明する。
まず、図１４に示すように、熱酸化法を用いて、半導体基板１０上に厚さ約１．３μｍの絶縁層（例えば、酸化シリコン）１１を形成する。また、ＣＶＤ法を用いて、絶縁層１１上に厚さ約１μｍの絶縁層（例えば、酸化シリコン）１２を形成する。
また、ＰＥＰにより、絶縁層１２に溝を形成する。絶縁層１１，１２上に導電層１４を形成し、かつ、ＰＥＰにより導電層１４をパターニングし、これを下部電極とする。
次に、絶縁層１２に形成された溝を完全に満たすダミー層２４Ａを形成する。ダミー層２４Ａとしては、ポリシリコン、アモルファスシリコンなどのシリコン材料、SiO2, SiNなどの絶縁材料、Ti, TiN, Al, Cu, Ni, Co, Au などの金属材料、ポリイミド、カーボン、レジストなどの有機材料、さらには、低誘電率を持ついわゆるlow-k材料のグループから選択して使用できる。
次に、ＣＶＤ法を用いて、絶縁層１２上及びダミー層２４Ａ上に厚さ約１００ｎｍの絶縁層（例えば、酸化シリコン）１３，１５を形成する。ここで、ダミー層２４Ａの表面が平坦化されているため、絶縁層１３，１５の表面も平坦である。
そして、ＰＥＰを用いて絶縁層１３，１５に開口２０を形成し、さらに、絶縁層１５上に、例えば、圧電素子からなるアクチュエータを形成する。
また、絶縁層１５上に導電層１６を形成し、かつ、ＰＥＰにより導電層１６をパターニングし、これを上部電極とする。
次に、図１５に示すように、絶縁層１５を覆うダミー層２４Ｂを形成する。ダミー層２４Ａ，２４Ｂは、同じ材料、又は、同じエッチャントを用いて除去できる材料から構成されることが好ましい。
ダミー層２４Ｂとしては、ダミー層２４Ａと同様に、ポリシリコン、アモルファスシリコンなどのシリコン材料、SiO2, SiNなどの絶縁材料、Ti, TiN, Al, Cu, Ni, Co, Au などの金属材料、ポリイミド、カーボン、レジストなどの有機材料、さらには、低誘電率を持ついわゆるlow-k材料のグループから選択して使用できる。
ダミー層２４Ｂは、可動部を覆う形状に加工された時点では、その断面形状及び平面形状が四角形となっている。
そこで、この後、例えば、アニールを行うことにより、ダミー層２４Ｂを流動化させ、表面張力により、ダミー層２４Ｂの表面を曲面にする。この時、ダミー層２４Ｂの平面形状としては、四角形のままであってもよいし、円形又は楕円形であってもよい。
そして、ダミー層２４Ｂ上に多孔質膜２６を形成する。
この後、反応ガスなどを用いてダミー層２４Ａ，２４Ｂを除去すると、図１６に示すように、可動部(MOVING PART)としての絶縁層１５の周囲には空洞(CAVITY)が形成される。
本例では、例えば、反応ガスは、多孔質膜２６に形成される多数の孔を経由してダミー層２４Ａ，２４Ｂに進入するため、第１実施の形態のように、可動部を覆う絶縁層にエッチングにより開口を形成する必要がなく、また、この開口を塞ぐ必要もない。つまり、工程数の削減によるコストの低下を実現できる。
尚、ダミー層２４Ａ，２４Ｂがレジストから構成される場合には、ダミー層２４Ａ，２４Ｂの除去をアッシングという気化法により除去できる。
次に、図１７に示すように、例えば、ＣＶＤ法を用いて、多孔質膜２６上に絶縁膜（例えば、酸化シリコン）２７を積み重ねる。
絶縁膜２７は、多孔質膜２６と同じ材料から構成されていてもよいし、異なる材料から構成されていてもよい。但し、絶縁膜２７は、多孔質膜２６よりも密度が高い材料から構成される。
尚、絶縁膜２７は、絶縁体に限られず、導電体又は半導体を用いてもよい。
以上の工程により、図１２及び図１３のＭＥＭＳ部品が完成する。
d. まとめ
第２実施の形態によれば、可動部が配置される空洞は、多孔質膜とその上に形成される絶縁層により密閉される。これにより、第１実施の形態よりも工程数が減り、さらなる低コスト、高信頼性及び高歩留りのＭＥＭＳ部品を提供できる。
(3) 第３実施の形態
第３実施の形態は、第１及び第２実施の形態の改良例である。第３実施の形態では、第１及び第２実施の形態におけるＭＥＭＳ部品のたわみを抑制するために、ＭＥＭＳ部品の構造を補強する柱を空洞内に設ける。
a. 構造
図１８は、第３実施の形態に関わるＭＥＭＳ部品を示している。図１９は、図１８のＸＩＸ−ＸＩＸ線に沿う断面図である。
この例は、第１実施の形態のＭＥＭＳ部品に対応する。
半導体基板１０上には、絶縁層１１が配置される。絶縁層１１上には、絶縁層１２が配置される。絶縁層１２は、溝を有する。この溝は、絶縁層１３，１５により覆われる。絶縁層１３，１５は、開口２０を有する。
絶縁層１５は、可動部(MOVING PART)として機能する。
絶縁層１５上には、絶縁層１５を可動にするためのアクチュエータ２３が結合される。アクチュエータ２３については簡略化して記載しているが、アクチュエータ２３は、第１実施の形態と同様に、例えば、圧電タイプから構成できる。
溝の底部における絶縁層１１上には、下部電極１４が配置され、可動部としての絶縁層１５上には、上部電極１６が配置される。
可動部としての絶縁層１５の上部には、絶縁体から構成される膜１９が配置される。絶縁体から構成される膜１９は、開口２１を有するが、この開口２１は、絶縁体、導電体、半導体などからなる材料２２により塞がれる。絶縁体から構成される膜１９は、可動部の周囲に空洞(CAVITY)を形成する。
空洞内の絶縁層１３上には、絶縁層１３と絶縁体から構成される膜１９とを結合する柱２８が配置される。柱２８の形状には特に制限されないが、例えば、角柱、円柱などの形状を採用することができる。
本例では、空洞内には、４つの柱２８が配置される。これら柱２８は、例えば、図２２に示すように、互いの間隔（ピッチ）Ｘ，Ｙが５００μｍ以下となるように設定される。また、これら柱２８が角柱の場合には、その一辺の長さ（幅）は、４０μｍ以下に設定され、円柱の場合には、その直径（幅）は、４０μｍ以下に設定される。その主旨は、空洞内の構造を補強する点にある。
具体的には、初期状態における下部電極１４と上部電極１６との距離が１μｍに設定され、かつ、柱２８の幅が４０μｍ以下に設定される場合、たわみによる両電極の距離のばらつきを２０％(200nm)以内に抑えるためには、柱２８の間隔Ｘ，Ｙを５００μｍ以下にする必要がある。
絶縁体から構成される膜１９上には、絶縁膜２５が積み重ねられる。絶縁膜２５は、絶縁体に限られず、導電体又は半導体を用いてもよい。
このような構造によれば、柱２８により空洞内の構造を補強し、ＭＥＭＳ部品のたわみを抑制しているため、さらに、高信頼性及び高歩留りのＭＥＭＳ部品を提供できる。
図２０は、第３実施の形態に関わるＭＥＭＳ部品を示している。図２１は、図２０のＸＸＩ−ＸＸＩ線に沿う断面図である。
この例は、第２実施の形態のＭＥＭＳ部品に対応する。
半導体基板１０上には、絶縁層１１が配置される。絶縁層１１上には、絶縁層１２が配置される。絶縁層１２は、溝を有する。この溝は、絶縁層１３，１５により覆われる。絶縁層１３，１５は、開口２０を有する。
絶縁層１５は、可動部(MOVING PART)として機能する。ここで、可動部を可動にするアクチュエータのタイプについては重要ではないため、第２実施の形態と同様に、アクチュエータは省略している。
溝の底部における絶縁層１１上には、下部電極１４が配置され、可動部としての絶縁層１５上には、上部電極１６が配置される。
可動部としての絶縁層１５の上部には、多孔質膜２６が配置される。多孔質膜２６は、絶縁体、導電体又は半導体から構成される。多孔質膜２６は、可動部の周囲に空洞(CAVITY)を形成する。
空洞内の絶縁層１３上には、絶縁層１３と多孔質膜２６とを結合する柱２８が配置される。柱２８の形状には特に制限されないが、例えば、角柱、円柱などの形状を採用することができる。
本例においても、空洞内には、４つの柱２８が配置される。これら柱２８は、例えば、図２２に示すように、互いの間隔（ピッチ）Ｘ，Ｙが５００μｍ以下となるように設定される。また、これら柱２８が角柱の場合には、その一辺の長さ（幅）は、４０μｍ以下に設定され、円柱の場合には、その直径（幅）は、４０μｍ以下に設定される。その主旨は、図１８及び図１９の例で説明したように、空洞内の構造を補強する点にある。
多孔質膜２６上には、多孔質膜２６よりも密度が高い絶縁膜２７が積み重ねられる。絶縁膜２７は、絶縁体に限られず、導電体又は半導体を用いてもよい。
このような構造によれば、柱２８により空洞内の構造を補強し、ＭＥＭＳ部品のたわみを抑制しているため、さらに、高信頼性及び高歩留りのＭＥＭＳ部品を提供できる。
b. 材料、サイズなど
図１８乃至図２１のＭＥＭＳ部品に使用する材料、サイズなどについては、第１乃至第３実施の形態で説明した材料、サイズなどをそのまま適用できる。
c. 製造方法
図２０及び図２１のＭＥＭＳ部品の製造方法を説明する。
まず、図２３に示すように、熱酸化法を用いて、半導体基板１０上に厚さ約１．３μｍの絶縁層（例えば、酸化シリコン）１１を形成する。また、ＣＶＤ法を用いて、絶縁層１１上に厚さ約１μｍの絶縁層（例えば、酸化シリコン）１２を形成する。
また、ＰＥＰにより、絶縁層１２に溝を形成する。絶縁層１１，１２上に導電層１４を形成し、かつ、ＰＥＰにより導電層１４をパターニングし、これを下部電極とする。
次に、絶縁層１２に形成された溝を完全に満たすダミー層２４Ａを形成する。ダミー層２４Ａとしては、ポリシリコン、アモルファスシリコンなどのシリコン材料、SiO2, SiNなどの絶縁材料、Ti, TiN, Al, Cu, Ni, Co, Au などの金属材料、ポリイミド、カーボン、レジストなどの有機材料、さらには、低誘電率を持ついわゆるlow-k材料のグループから選択して使用できる。
次に、ＣＶＤ法を用いて、絶縁層１２上及びダミー層２４Ａ上に厚さ約１００ｎｍの絶縁層（例えば、酸化シリコン）１３，１５を形成する。ここで、ダミー層２４Ａの表面が平坦化されているため、絶縁層１３，１５の表面も平坦である。
そして、ＰＥＰを用いて絶縁層１３，１５に開口２０を形成し、さらに、絶縁層１５上に、例えば、圧電素子からなるアクチュエータを形成する。
また、絶縁層１５上に導電層１６を形成し、かつ、ＰＥＰにより導電層１６をパターニングし、これを上部電極とする。
次に、図２４に示すように、絶縁層１３上に、例えば、絶縁体から構成される柱２８を形成する。柱２８は、絶縁体に代えて、導電体又は半導体から構成するようにしてもよい。
柱２８は、例えば、ＣＶＤなどの堆積方法、フォトリソグラフィなどのマスク作成方法や、ＲＩＥなどのエッチング方法を利用することにより形成する。
次に、図２５に示すように、絶縁層１５を覆うダミー層２４Ｂを形成する。ダミー層２４Ａ，２４Ｂは、同じ材料、又は、同じエッチャントを用いて除去できる材料から構成されることが好ましい。
ダミー層２４Ｂとしては、ダミー層２４Ａと同様に、ポリシリコン、アモルファスシリコンなどのシリコン材料、SiO2, SiNなどの絶縁材料、Ti, TiN, Al, Cu, Ni, Co, Au などの金属材料、ポリイミド、カーボン、レジストなどの有機材料、さらには、低誘電率を持ついわゆるlow-k材料のグループから選択して使用できる。
ダミー層２４Ｂは、絶縁層１５を覆う形状に加工された時点では、その断面形状及び平面形状が四角形となっている。
そこで、この後、例えば、アニールを行うことにより、ダミー層２４Ｂを流動化させ、表面張力により、ダミー層２４Ｂの表面を曲面にする。この時、ダミー層２４Ｂの平面形状としては、四角形のままであってもよいし、円形又は楕円形であってもよい。
そして、ダミー層２４Ｂ上に多孔質膜２６を形成する。
この後、反応ガスなどを用いてダミー層２４Ａ，２４Ｂを除去すると、図２６に示すように、可動部(MOVING PART)としての絶縁層１５の周囲には空洞(CAVITY)が形成される。
尚、ダミー層２４Ａ，２４Ｂがレジストから構成される場合には、ダミー層２４Ａ，２４Ｂの除去をアッシングという気化法により除去できる。
次に、図２７に示すように、例えば、ＣＶＤ法を用いて、多孔質膜２６上に絶縁膜（例えば、酸化シリコン）２７を積み重ねる。
絶縁膜２７は、多孔質膜２６と同じ材料から構成されていてもよいし、異なる材料から構成されていてもよい。但し、絶縁膜２７は、多孔質膜２６よりも密度が高い材料から構成される。
尚、絶縁膜２７は、絶縁体に限られず、導電体又は半導体を用いてもよい。
以上の工程により、図２０及び図２１のＭＥＭＳ部品が完成する。
d. まとめ
第３実施の形態によれば、ＭＥＭＳ部品のたわみを抑制するために、ＭＥＭＳ部品の構造を補強する柱を空洞内に設けている。これにより、高信頼性及び高歩留りのＭＥＭＳ部品の提供できる。
４． 変形例
次に、上述の第１乃至第３実施の形態に関わるＭＥＭＳ部品の変形例について説明する。この変形例の特徴は、空洞の上部に配置される膜の表面が、曲面ではなく、半導体基板の表面に平行な平面となっている点にある。
図２８及び図２９のＭＥＭＳ部品は、第１実施の形態としての図１１に示すＭＥＭＳ部品の変形例に相当する。
絶縁層１３上には、絶縁層１９’が配置され、絶縁層１９’上には、空洞(CAVITY)を覆う絶縁体から構成される膜１９が配置される。この膜１９の表面は、半導体基板１０の表面に平行な平面となっている。絶縁体から構成される膜１９は、開口２１を有するが、この開口２１は、絶縁体、導電体、半導体などの材料２２により塞がれる。
絶縁体から構成される膜１９上には、絶縁膜２５が配置される。
絶縁膜２５は、絶縁体から構成される膜１９と同じ材料から構成されていてもよいし、異なる材料から構成されていてもよい。また、絶縁膜２５は、絶縁体から構成される膜１９よりも密度が高い材料から構成されるのが好ましい。
絶縁体から構成される膜１９に関しては、これに代えて、導電体又は半導体を用いてもよい。
図３０及び図３１のＭＥＭＳ部品は、第２実施の形態としての図１２及び図１３に示すＭＥＭＳ部品の変形例に相当する。
絶縁層１３上には、絶縁層２６’が配置され、絶縁層２６’上には、空洞(CAVITY)を覆う多孔質膜２６が配置される。多孔質膜２６の表面は、半導体基板１０の表面に平行な平面となっている。
多孔質膜２６上には、絶縁膜２７が積み重ねられる。
絶縁膜２７は、多孔質膜２６と同じ材料から構成されていてもよいし、異なる材料から構成されていてもよい。但し、絶縁膜２７は、多孔質膜２６よりも密度が高い材料から構成される。
多孔質膜２６は、絶縁体、導電体、半導体などの材料から構成できる。
図３２及び図３３のＭＥＭＳ部品は、第３実施の形態としての図１８及び図１９に示すＭＥＭＳ部品の変形例に相当する。
絶縁層１３上には、絶縁層１９’が配置されると共に、空洞(CAVITY)内の構造を補強する柱２８が配置される。絶縁層１９’上及び柱２８上には、絶縁体から構成される膜１９が配置される。この膜１９の表面は、半導体基板１０の表面に平行な平面となっている。絶縁体から構成される膜１９は、開口２１を有するが、この開口２１は、絶縁体、導電体、半導体などの材料２２により塞がれる。
絶縁体から構成される膜１９上には、絶縁膜２５が積み重ねられる。
絶縁膜２５は、絶縁体から構成される膜１９と同じ材料から構成されていてもよいし、異なる材料から構成されていてもよい。また、絶縁膜２５は、絶縁体から構成される膜１９よりも密度が高い材料から構成されるのが好ましい。
尚、絶縁体から構成される膜１９に関しては、これに代えて、導電体又は半導体を用いてもよい。
図３４及び図３５のＭＥＭＳ部品は、第３実施の形態としての図２０及び図２１に示すＭＥＭＳ部品の変形例に相当する。
絶縁層１３上には、絶縁層２６’が配置されると共に、空洞(CAVITY)内の構造を補強する柱２８が配置される。絶縁層２６’上及び柱２８上には、多孔質膜２６が配置される。多孔質膜２６の表面は、半導体基板１０の表面に平行な平面となっている。
多孔質膜２６上には、絶縁膜２７が積み重ねられる。
絶縁膜２７は、多孔質膜２６と同じ材料から構成されていてもよいし、異なる材料から構成されていてもよい。但し、絶縁膜２７は、多孔質膜２６よりも密度が高い材料から構成される。
多孔質膜２６は、絶縁体、導電体、半導体などの材料から構成できる。
このような変形例においても、第１乃至第３実施の形態と同様に、高信頼性、高歩留り、低コストという効果を得ることができる。
５． 開口の塞ぎ方の例
第１実施の形態では、空洞を覆う膜に開口が設けられ、この開口は、絶縁体、導電体、半導体などの材料により塞がれる。ここで、ＣＶＤやスパッタなどの方法で塞ぐ場合、膜の一部が堆積物として空洞内に蓄積され、ＭＥＭＳ部品の動作に影響を与える可能性がある。
そこで、ここでは、開口を塞ぐに当たって、空洞内に余分な堆積物が蓄積しないような方法を提案する。
(1) 構造
図３６は、本発明の例に関わる方法が適用されるＭＥＭＳ部品を示している。
半導体基板１０上には、絶縁層１１が配置される。絶縁層１１上には、絶縁層１２が配置される。絶縁層１２は、溝を有する。この溝は、絶縁層１３，１５により覆われる。絶縁層１３，１５は、開口２０を有する。
絶縁層１５は、可動部(MOVING PART)として機能する。
絶縁層１５上には、絶縁層１５を可動にするためのアクチュエータが結合されるが、ここでは、アクチュエータの詳細については省略する。
溝の底部における絶縁層１１上には、下部電極１４が配置され、可動部としての絶縁層１５上には、上部電極１６が配置される。
可動部としての絶縁層１５の上部には、絶縁体から構成される膜１９が配置される。絶縁体から構成される膜１９は、開口２１を有するが、この開口２１は、絶縁体、導電体、半導体などの材料２９Ｂにより塞がれる。絶縁体から構成される膜１９は、可動部の周囲を空洞(CAVITY)にする。
(2) 製造方法
a. 第１例
まず、図３７に示すように、熱酸化法を用いて、半導体基板１０上に絶縁層（例えば、酸化シリコン）１１を形成する。また、ＣＶＤ法を用いて、絶縁層１１上に絶縁層（例えば、酸化シリコン）１２を形成する。
また、ＰＥＰにより、絶縁層１２に溝を形成する。絶縁層１１，１２上に導電層１４を形成し、かつ、ＰＥＰにより導電層１４をパターニングし、これを下部電極とする。
次に、絶縁層１２に形成された溝を完全に満たすダミー層２４Ａを形成する。ダミー層２４Ａとしては、ポリシリコン、アモルファスシリコンなどのシリコン材料、SiO2, SiNなどの絶縁材料、Ti, TiN, Al, Cu, Ni, Co, Au などの金属材料、ポリイミド、カーボン、レジストなどの有機材料、さらには、低誘電率を持ついわゆるlow-k材料のグループから選択して使用できる。
次に、ＣＶＤ法を用いて、絶縁層１２上及びダミー層２４Ａ上に絶縁層（例えば、酸化シリコン）１３，１５を形成する。ここで、ダミー層２４Ａの表面が平坦化されているため、絶縁層１３，１５の表面も平坦である。
そして、ＰＥＰを用いて絶縁層１３，１５に開口２０を形成し、さらに、絶縁層１５上に、例えば、圧電素子からなるアクチュエータを形成する。
また、絶縁層１５上に導電層１６を形成し、かつ、ＰＥＰにより導電層１６をパターニングし、これを上部電極とする。
次に、図３８に示すように、開口２０の周囲に、選択成長の種となるシード層２９Ａを形成する。シード層２９Ａは、開口２０の周囲に部分的に設けてもよいし、開口２０を取り囲むようにリング状に形成してもよい。また、シード層２９Ａは、開口２０の一辺に沿ってライン状に形成してもよい。
シード層２９Ａは、例えば、Si, SiGe などの材料から構成される。
尚、上部電極１６、開口２０及びシード層２９Ａを形成する順序は、適宜、入れ替えることが可能である。
次に、図３９に示すように、反応ガス、薬液などを用いて、図３８のダミー層２４Ａを除去すると、空洞(CAVITY)が形成される。
ここで、図３８のダミー層２４Ａがレジストから構成される場合には、ダミー層２４Ａの除去をアッシングという酸素ガスを用いた気化法により除去できる。この場合、ダミー層２４Ａを除去した後には、図３９に示すように、シード層２９Ａの表面には酸化層３０Ａが形成される。
従って、次の工程に移る前にこの酸化層３０Ａを除去する。
次に、図４０に示すように、選択成長法によりシード層２９Ａを成長させ、絶縁層１３，１５に設けられた開口２０を塞ぐ。
次に、図４１に示すように、絶縁層１５及びシード層２９Ａを覆うダミー層２４Ｂを形成する。ダミー層２４Ｂは、例えば、図３７のダミー層２４Ａと同じ材料から構成される。
ダミー層２４Ｂとしては、ポリシリコン、アモルファスシリコンなどのシリコン材料、SiO2, SiNなどの絶縁材料、Ti, TiN, Al, Cu, Ni, Co, Au などの金属材料、ポリイミド、カーボン、レジストなどの有機材料、さらには、低誘電率を持ついわゆるlow-k材料のグループから選択して使用できる。
ダミー層２４Ｂは、絶縁層１５を覆う形状に加工された時点では、その断面形状及び平面形状が四角形となっている。
本例では、この後、例えば、アニールを行うことにより、ダミー層２４Ｂを流動化させ、表面張力により、ダミー層２４Ｂの表面を曲面にする。この時、ダミー層２４Ｂの平面形状としては、四角形のままであってもよいし、円形又は楕円形であってもよい。
そして、ダミー層２４Ｂ上に絶縁体から構成される膜（例えば、酸化シリコン）１９を形成する。絶縁体から構成される膜１９に関し、この膜１９は、絶縁体に代えて、導電体又は半導体から構成することもできる。
次に、図４２に示すように、ＰＥＰを用いて、絶縁体から構成される膜１９に開口２１を形成する。開口２１の数は、単数でも、又は、複数でも、どちらでもよい。また、開口２１の位置は、後に行われる開口２１を塞ぐ工程を考慮し、開口２０とはオーバーラップしない位置に設けられる。
この後、開口２１の周囲に、選択成長の種となるシード層２９Ｂを形成する。シード層２９Ｂは、開口２１の周囲に部分的に設けてもよいし、開口２１を取り囲むようにリング状に形成してもよい。また、シード層２９Ｂは、開口２１の一辺に沿ってライン状に形成してもよい。
シード層２９Ｂは、例えば、Si, SiGe などの材料から構成される。
次に、図４３に示すように、薬液、反応ガスなどを用いて、図４２のダミー層２４Ｂを除去すると、可動部(MOVING PART)としての絶縁層１５の周囲に空洞(CAVITY)が形成される。
尚、ダミー層２４Ｂがレジストから構成される場合には、ダミー層２４Ｂの除去をアッシングという気化法により除去できる。この場合、ダミー層２４Ｂを除去した後には、シード層２９Ｂの表面には酸化層３０Ｂが形成される。
従って、次の工程に移る前にこの酸化層３０Ｂを除去する。
また、開口２０を塞いでいる空洞内のシード層２９Ａについても除去する。これにより、可動部が可動な状態となる。
次に、図４４に示すように、選択成長法によりシード層２９Ｂを成長させ、膜１９に設けられた開口２１を塞ぐ。
以上の工程により、図３６のＭＥＭＳ部品が完成する。
このような方法によれば、開口２０，２１を塞ぐに当たって、空洞内に余分な堆積物が蓄積しないため、高歩留りを実現できる。
b. 第２例
まず、図４５に示すように、熱酸化法を用いて、半導体基板１０上に絶縁層（例えば、酸化シリコン）１１を形成する。また、ＣＶＤ法を用いて、絶縁層１１上に絶縁層（例えば、酸化シリコン）１２を形成する。
また、ＰＥＰにより、絶縁層１２に溝を形成する。絶縁層１１，１２上に導電層１４を形成し、かつ、ＰＥＰにより導電層１４をパターニングし、これを下部電極とする。
次に、絶縁層１２に形成された溝を完全に満たすダミー層２４Ａを形成する。ダミー層２４Ａとしては、ポリシリコン、アモルファスシリコンなどのシリコン材料、SiO2, SiNなどの絶縁材料、Ti, TiN, Al, Cu, Ni, Co, Au などの金属材料、ポリイミド、カーボン、レジストなどの有機材料、さらには、低誘電率を持ついわゆるlow-k材料のグループから選択して使用できる。
次に、ＣＶＤ法を用いて、絶縁層１２上及びダミー層２４Ａ上に絶縁層（例えば、酸化シリコン）１３，１５を形成する。ここで、ダミー層２４Ａの表面が平坦化されているため、絶縁層１３，１５の表面も平坦である。
そして、ＰＥＰを用いて絶縁層１３，１５に開口２０を形成し、さらに、絶縁層１５上に、例えば、圧電素子からなるアクチュエータを形成する。
次に、図４６に示すように、反応ガス、薬液などを用いて、図４５のダミー層２４Ａを除去すると、空洞(CAVITY)が形成される。
ここで、第１例と同様に、図４５のダミー層２４Ａがレジストから構成される場合には、ダミー層２４Ａの除去をアッシングという酸素ガスを用いた気化法により除去できる。
次に、図４７に示すように、可動部としての絶縁層１５上に導電層１６を形成し、かつ、ＰＥＰにより導電層１６をパターニングし、これを上部電極とする。
また、開口２０を周囲に、選択成長の種となるシード層２９Ａを形成する。シード層２９Ａは、開口２０の周囲に部分的に設けてもよいし、開口２０を取り囲むようにリング状に形成してもよい。また、シード層２９Ａは、開口２０の一辺に沿ってライン状に形成してもよい。
シード層２９Ａは、例えば、Si, SiGe などの材料から構成される。
尚、上部電極１６及びシード層２９Ａを形成する順序は、適宜、入れ替えることが可能である。
次に、図４８に示すように、選択成長法によりシード層２９Ａを成長させ、絶縁層１３，１５に設けられた開口２０を塞ぐ。
次に、図４９に示すように、絶縁層１５及びシード層２９Ａを覆うダミー層２４Ｂを形成する。ダミー層２４Ｂは、例えば、図４５のダミー層２４Ａと同じ材料から構成される。
ダミー層２４Ｂとしては、ポリシリコン、アモルファスシリコンなどのシリコン材料、SiO2, SiNなどの絶縁材料、Ti, TiN, Al, Cu, Ni, Co, Au などの金属材料、ポリイミド、カーボン、レジストなどの有機材料、さらには、低誘電率を持ついわゆるlow-k材料のグループから選択して使用できる。
ダミー層２４Ｂは、第１例と同様に、絶縁層１５を覆う形状に加工された時点では、その断面形状及び平面形状が四角形となっている。
そこで、第１例のように、この後、例えば、アニールを行って、ダミー層２４Ｂを流動化させ、表面張力によりダミー層２４Ｂの表面を曲面にする。この時、ダミー層２４Ｂの平面形状としては、四角形のままであってもよいし、円形又は楕円形であってもよい。
そして、ダミー層２４Ｂ上に絶縁体から構成される膜（例えば、酸化シリコン）１９を形成する。絶縁体から構成される膜１９に関し、この膜１９は、絶縁体に代えて、導電体又は半導体から構成することもできる。
また、ＰＥＰを用いて、絶縁体から構成される膜１９に開口２１を形成する。開口２１の数は、単数でも、又は、複数でも、どちらでもよい。また、開口２１の位置は、後に行われる開口２１を塞ぐ工程を考慮し、開口２０とはオーバーラップしない位置に設けられる。
次に、図５０に示すように、薬液、反応ガスなどを用いて、図４９のダミー層２４Ｂを除去すると、可動部(MOVING PART)としての絶縁層１５の周囲に空洞(CAVITY)が形成される。
尚、ダミー層２４Ｂがレジストから構成される場合には、ダミー層２４Ｂの除去をアッシングという気化法により除去できる。
また、開口２０を塞いでいる空洞内のシード層２９Ａについても除去する。これにより、可動部が可動な状態となる。
次に、図５１に示すように、開口２１の周囲に、選択成長の種となるシード層２９Ｂを形成する。シード層２９Ｂは、開口２１の周囲に部分的に設けてもよいし、開口２１を取り囲むようにリング状に形成してもよい。また、シード層２９Ｂは、開口２１の一辺に沿ってライン状に形成してもよい。
シード層２９Ｂは、例えば、Si, SiGe などの材料から構成される。
次に、図５２に示すように、選択成長法によりシード層２９Ｂを成長させ、膜１９に設けられた開口２１を塞ぐ。
以上の工程により、図３６のＭＥＭＳ部品が完成する。
このような方法においても、開口２０，２１を塞ぐに当たって、空洞内に余分な堆積物が蓄積しないため、高歩留りを実現できる。
６． 適用例
本発明の例の適用例について説明する。
(1) 圧電タイプ可変容量
a. 構造
図５３及び図５４は、本発明の例が適用された圧電タイプ可変容量を示している。
半導体基板１０上には、絶縁層１１が形成される。絶縁層１１上には、溝を有する絶縁層１２が形成される。絶縁層１１上及び絶縁層１２に形成された溝内には、下部電極１４が形成される。下部電極１４は、絶縁層２９Ａに覆われる。
絶縁層２９Ａ上には、溝の上部を覆う絶縁層３０Ａが形成される。絶縁層３０Ａには、開口２０が設けられている。
溝上の絶縁層３０Ａ上には、アクチュエータとしての圧電素子が形成される。圧電素子は、例えば、第１電極１７Ａと、第１電極１７Ａ上の圧電層１８Ａと、圧電層１８Ａ上の第２電極１９Ａとから構成される。第１電極１７Ａ及び第２電極１９Ａは、例えば、可変容量の入力端子として機能する。
絶縁層３０Ａ上には、圧電素子を覆う絶縁層１３が形成される。絶縁層１３には、第１及び第２電極１７Ａ，１９Ａに達するコンタクトホールが設けられ、絶縁層１３上には、これらコンタクトホールを介して第１及び第２電極１７Ａ，１９Ａに接続される導電層３１，３２が形成される。
また、絶縁層１３には、絶縁層３０Ａに達するコンタクトホールが設けられ、絶縁層１３上には、このコンタクトホールを満たす上部電極１６が形成される。上部電極１６は、例えば、可変容量の出力端子として機能する。
さらに、絶縁層１３，２９Ａ，３０Ａには、下部電極１４に達するコンタクトホールが設けられ、絶縁層１３上には、このコンタクトホールを介して下部電極１４に接続される導電層３３が形成される。
絶縁層１３上には、例えば、絶縁体から構成され、可動部を完全に覆い、可動部の周囲を空洞(CAVITY)にする膜１９が形成される。この膜１９の表面は、曲面を有する。また、この膜１９には、開口２１が設けられ、開口２１は、絶縁体、導電体、半導体などからなる材料２２により塞がれる。
また、可動部を覆う膜１９上には、絶縁膜２５が積み重ねられる。絶縁膜２５は、膜１９よりも密度が高い材料から構成されるのが好ましい。
ここで、例えば、導電層３２，３３を接地電位に固定し、導電層３１に入力信号Ｖｉｎを与えると、入力信号Ｖｉｎに応じて圧電素子が変形し、下部電極１４と上部電極１６との間の距離が変わる。つまり、下部電極１４と上部電極１６との間の容量Ｃが入力信号Ｖｉｎに応じて変わることになるため、圧電タイプ可変容量を実現できる。
b. 材料、サイズなど
第１乃至第３実施の形態で既に説明したため、ここでは、圧電素子の材料、サイズなどの例について説明する。
圧電素子の圧電層１８Ａとしては、例えば、PZT (Pb(Zr,Ti)O3), AlN, ZnO, PbTiO, BTO(BaTiO3)などのセラミックや、PVDF (ポリフッ化ビニリデン)などの高分子材料などから選択できる。
圧電素子の第１及び第２電極１７Ａ，１９Ａとしては、例えば、以下の材料から構成できる。
・ Pt, Sr, Ru, Cr, Mo, W, Ti, Ta, Al, Cu, Ni などの金属、又は、これら金属のうちの少なくとも１つを含む合金
・ 上記a. の窒化物、酸化物(ex. SrRuO)、又は、化合物
・ 上記a.及びb.から選択された複数の材料の積層
第１及び第２電極１７Ａ，１９Ａは、互いに同じ構造又は同じ材料から構成されていてもよいし、また、互いに異なる構造又は異なる材料から構成されていてもよい。
圧電素子の厚さは、できるだけ薄く、例えば、０．２ｎｍ以下に設定される。圧電素子の平面形状については、特に制限されない。例えば、正方形、長方形、円形、多角形などを採用することができる。
絶縁層２９Ａ，３０Ａは、例えば、窒化シリコン、酸化シリコンなどの絶縁体から構成される。
絶縁層１２の厚さは、空洞の大きさ、即ち、可動部の可動範囲を決定する。絶縁層１２の厚さは、例えば、６００ｎｍ以上に設定される。
導電層３１，３２，３３は、例えば、上部電極１６と同じ構造を有し、かつ、上部電極１６と同じ材料から構成される。
c. 動作
図５３及び図５４の可変容量の動作について説明する。
この可変容量を動作させるに当たっては、半導体基板１１は、例えば、接地電位に固定しておくことが好ましい。
可動部としての圧電素子に電圧が加わっていない初期状態、即ち、入力信号Ｖｉｎが０Ｖのときは、圧電素子に電圧が印加されないため、下部電極１４と上部電極１６との距離は最も離れた状態にある。このときの容量Ｃを、Ｃｍｉｎとする。
入力信号Ｖｉｎを、例えば、０Ｖ以上の値に上げると、その値に応じて圧電素子の変形量が増え、下部電極１４と上部電極１６との距離が次第に近づく。下部電極１４及び上部電極１６間の容量Ｃは、両者の距離に反比例するため、入力信号Ｖｉｎの増加に応じて容量Ｃも次第に増加する。
例えば、入力信号Ｖｉｎが０Ｖのときの容量Ｃｍｉｎを０．０８ｐＦ程度とすると、入力信号Ｖｉｎを３Ｖ（最大値）にしたときの容量Ｃｍａｘは１３ｐＦ程度になる。但し、上部電極１６は、直径１００μｍの円形とし、初期状態における下部電極１４と上部電極１６との距離を１μｍとする。
尚、低電圧化を図るため、入力信号Ｖｉｎの最大値は、３Ｖ以下にすることが好ましく、また、このときの容量比（Ｃｍａｘ／Ｃｍｉｎ）は、−４５℃〜１２５℃の動作条件において２０以上あることが好ましい。
d. 製造方法
図５３及び図５４の可変容量の製造方法について説明する。
まず、図５５に示すように、熱酸化法を用いて、半導体基板１０上に厚さ約１．３μｍの絶縁層（例えば、酸化シリコン）１１を形成する。また、ＣＶＤ法を用いて、絶縁層１１上に厚さ約１μｍの絶縁層（例えば、酸化シリコン）１２を形成する。
次に、ＰＥＰにより、絶縁層１２に溝を形成する。即ち、絶縁層１２上にレジストパターンを形成し、このレジストパターンをマスクにＲＩＥにより絶縁層１２をエッチングする。この後、レジストパターンは除去される。
次に、絶縁層１２上及び溝内に導電層１４を形成し、かつ、ＰＥＰにより、導電層１４をパターニングし、これを下部電極とする。また、ＣＶＤ法を用いて、下部電極１４を覆う厚さ約５０ｎｍの絶縁層（例えば、窒化シリコン）２９Ａを形成する。
また、ＣＶＤ法を用いて、絶縁層２９Ａ上に溝を完全に満たすダミー層（例えば、ポリシリコン）２４Ａを形成する。この後、ＣＭＰによりダミー層２４Ａを研磨し、ダミー層２４Ａを溝内のみに残存させると共に、その表面を平坦化する。
そして、ＣＶＤ法を用いて、絶縁層２９Ａ上及びダミー層２４Ａ上に厚さ約５０ｎｍの絶縁層（例えば、窒化シリコン）３０Ａを形成する。ここで、ダミー層２４Ａの表面が平坦化されているため、絶縁層３０Ａの表面も平坦である。
次に、図５６に示すように、絶縁層３０Ａ上にアクチュエータとしての圧電素子を形成する。圧電素子は、例えば、第１電極１７Ａ、圧電層１８Ａ及び第２電極１９Ａを順次堆積した後、これらをパターニングすることにより形成される。
尚、圧電素子は、平坦な絶縁層３０Ａ上に形成されることで、その特性のばらつきを少なくすることができるため、ＭＥＭＳ部品としての可変容量の信頼性の向上に貢献できる。
次に、ＣＶＤ法を用いて、絶縁層３０Ａ上に、圧電素子を完全に覆う厚さ約１００ｎｍの絶縁層（例えば、酸化シリコン）１３，１５を形成する。
また、絶縁層１３，１５に、圧電素子の第１電極１７Ａに達するコンタクトホール、圧電素子の第２電極１９Ａに達するコンタクトホール、及び、絶縁層３０Ａに達するコンタクトホールをそれぞれ形成する。また、絶縁層１３，１５，２９Ａ，３０Ａに、絶縁層１２上の下部電極１４に達するコンタクトホールを形成する。これらのコンタクトホールは、１回のＰＥＰとＲＩＥにより同時に形成される。
また、空洞を形成するためのホール２０を絶縁層１３，１５，３０Ａに形成する。このホール２０も、例えば、第１及び第２電極１７Ａ，１９Ａに達するコンタクトホールを含むコンタクトホールと同時に形成できる。
ホール２０は、例えば、溝の端部に１ヶ所だけ設けられていても、また、複数ヶ所に設けられていても、どちらでもよい。ホール２０の形状は、特に制限されず、円、楕円、四角形、多角形などを採用することができる。
次に、図５７に示すように、可動部を覆うダミー層２４Ｂを形成する。ダミー層２４Ｂは、図５６に示す工程でダミー層２４Ａを除去しない場合には、ダミー層２４Ａと同じ材料、又は、ダミー層２４Ａと同じエッチャントを用いて除去できる材料から構成されることが好ましい。
図５６に示す工程でダミー層２４Ａが除去される場合には、ダミー層２４Ｂは、ダミー層２４Ａに代わり、絶縁層１２の溝内にも満たされる。
ダミー層２４Ｂとしては、ダミー層２４Ａと同様に、ポリシリコン、アモルファスシリコンなどのシリコン材料、SiO2, SiNなどの絶縁材料、Ti, TiN, Al, Cu, Ni, Co, Au などの金属材料、ポリイミド、カーボン、レジストなどの有機材料、さらには、低誘電率を持ついわゆるlow-k材料のグループから選択して使用できる。
ダミー層２４Ｂは、可動部を覆う形状に加工された時点では、その断面形状及び平面形状が四角形となっている。
本例では、この後、例えば、アニールを行うことにより、ダミー層２４Ｂを流動化させ、表面張力により、ダミー層２４Ｂの表面を曲面にする。この時、ダミー層２４Ｂの平面形状としては、四角形のままであってもよいし、円形又は楕円形であってもよい。
次に、図５８に示すように、ダミー層２４Ｂ上に絶縁体から構成される膜（例えば、酸化シリコン）１９を形成する。絶縁体から構成される膜１９に関し、この膜１９は、絶縁体に代えて、導電体又は半導体から構成することもできる。
また、ＰＥＰを用いて、絶縁体から構成される膜１９に開口２１を形成する。開口２１の数は、単数でも、又は、複数でも、どちらでもよい。また、開口２１の位置は、後に行われる開口２１を塞ぐ工程を考慮し、可動部からなるべく離れた位置に設けられる。
この後、薬液、反応ガスなどを用いてダミー層２４Ａ，２４Ｂを除去すると、図５９に示すように、可動部の周囲に空洞(CAVITY)が形成される。
尚、ダミー層２４Ａ，２４Ｂがレジストから構成される場合には、ダミー層２４Ａ，２４Ｂの除去をアッシングという気化法により除去できる。
次に、図５９に示すように、ＣＶＤ法又はスパッタ法などの方法を用いて、絶縁体から構成される膜１９に設けられた開口２１を、例えば、絶縁体、導電体、半導体などからなる材料２２により塞ぎ、空洞を密閉する。
また、開口２１を塞ぐための材料２２をプラズマＣＶＤなどのプラズマを使用する方法により形成する場合、シーム(seam)が形成されることがある。この場合、そのシームから水が浸入するおそれがあるため、例えば、図６０に示すように、ＣＶＤ法により、絶縁体から構成される膜１９上に絶縁膜（例えば、酸化シリコン）２５を形成する。
絶縁膜２５は、絶縁体から構成される膜１９と同じ材料から構成されていてもよいし、異なる材料から構成されていてもよい。また、絶縁膜２５は、絶縁体から構成される膜１９よりも密度が高い材料から構成されるのが好ましい。
尚、絶縁膜２５は、絶縁体に限られず、導電体又は半導体を用いてもよい。
以上の工程により図５３及び図５４の可変容量が完成する。
e. まとめ
以上、説明したように、本発明の例を可変容量に適用することにより、ＭＥＭＳ部品としての可変容量の信頼性及び歩留りの向上と製造コストの低下とを同時に実現できる。
(2) その他
本発明の例は、ＭＥＭＳ部品全般、例えば、上述の可変容量に加えて、スイッチ、加速度センサ、圧力センサ、ＲＦフィルタ、ジャイロスコープ、ミラーデバイスなどに適用することにより、これらＭＥＭＳ部品の性能の向上と製造コストの低下とを同時に実現することができる。
また、本発明の例は、１チップ内にＭＥＭＳ部品のみが形成されるディスクリート製品に適用できる他、例えば、１チップ内にＭＥＭＳ部品とＬＳＩ（ロジック回路、メモリ回路など）とを混載したシステムＬＳＩに適用し、システムＬＳＩの高性能化と実装寸法の縮小とを実現することもできる。
例えば、携帯電話などの携帯機器、及び、無線ＬＡＮなどの通信機器に使用される図６１に示すようなＶＣＯ(voltage controlled oscillator)の可変容量Ｃとして本発明の例を適用できる。
また、図６２及び図６３に示すように、送受信器の整合回路内の可変容量Ｃに本発明の例を適用できる。そして、例えば、破線で囲んだ部分を１チップ化すれば、システムＬＳＩの高性能化と実装寸法の縮小とを実現できる。
さらに、図６４に示すように、本発明の例は、フィルタ内の可変容量Ｃに適用することもできる。
７． その他
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
ウェハ上の複数のＭＥＭＳ部品を示す平面図。 参考例としてのＭＥＭＳ部品を示す断面図。 参考例としてのＭＥＭＳ部品を示す断面図。 第１実施の形態のＭＥＭＳ部品を示す平面図。 図４のＶ−Ｖ線に沿う断面図。 図４及び図５のＭＥＭＳ部品の製造方法の一工程を示す断面図。 図４及び図５のＭＥＭＳ部品の製造方法の一工程を示す断面図。 図４及び図５のＭＥＭＳ部品の製造方法の一工程を示す断面図。 図４及び図５のＭＥＭＳ部品の製造方法の一工程を示す断面図。 図４及び図５のＭＥＭＳ部品の製造方法の一工程を示す断面図。 図４及び図５のＭＥＭＳ部品の製造方法の一工程を示す断面図。 第２実施の形態のＭＥＭＳ部品を示す平面図。 図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図。 図１２及び図１３のＭＥＭＳ部品の製造方法の一工程を示す断面図。 図１２及び図１３のＭＥＭＳ部品の製造方法の一工程を示す断面図。 図１２及び図１３のＭＥＭＳ部品の製造方法の一工程を示す断面図。 図１２及び図１３のＭＥＭＳ部品の製造方法の一工程を示す断面図。 第３実施の形態のＭＥＭＳ部品を示す平面図。 図１８のＸＩＸ−ＸＩＸ線に沿う断面図。 第３実施の形態のＭＥＭＳ部品を示す平面図。 図２０のＸＸＩ−ＸＸＩ線に沿う断面図。 図１８乃至図２１のＭＥＭＳ部品に用いられる柱のピッチを示す平面図。 図２０及び図２１のＭＥＭＳ部品の製造方法の一工程を示す断面図。 図２０及び図２１のＭＥＭＳ部品の製造方法の一工程を示す断面図。 図２０及び図２１のＭＥＭＳ部品の製造方法の一工程を示す断面図。 図２０及び図２１のＭＥＭＳ部品の製造方法の一工程を示す断面図。 図２０及び図２１のＭＥＭＳ部品の製造方法の一工程を示す断面図。 第１実施の形態の変形例に関わるＭＥＭＳ部品を示す平面図。 図２８のＸＸＩＸ−ＸＸＩＸ線に沿う断面図。 第２実施の形態の変形例に関わるＭＥＭＳ部品を示す平面図。 図３０のＸＸＸＩ−ＸＸＸＩ線に沿う断面図。 第３実施の形態の変形例に関わるＭＥＭＳ部品を示す平面図。 図３２のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図。 第３実施の形態の変形例に関わるＭＥＭＳ部品を示す平面図。 図３４のＸＸＸＶ−ＸＸＸＶ線に沿う断面図。 本発明の例の開口を塞ぐ方法が適用されるＭＥＭＳ部品を示す断面図。 本発明の例の開口を塞ぐ方法の一工程を示す断面図。 本発明の例の開口を塞ぐ方法の一工程を示す断面図。 本発明の例の開口を塞ぐ方法の一工程を示す断面図。 本発明の例の開口を塞ぐ方法の一工程を示す断面図。 本発明の例の開口を塞ぐ方法の一工程を示す断面図。 本発明の例の開口を塞ぐ方法の一工程を示す断面図。 本発明の例の開口を塞ぐ方法の一工程を示す断面図。 本発明の例の開口を塞ぐ方法の一工程を示す断面図。 本発明の例の開口を塞ぐ方法の一工程を示す断面図。 本発明の例の開口を塞ぐ方法の一工程を示す断面図。 本発明の例の開口を塞ぐ方法の一工程を示す断面図。 本発明の例の開口を塞ぐ方法の一工程を示す断面図。 本発明の例の開口を塞ぐ方法の一工程を示す断面図。 本発明の例の開口を塞ぐ方法の一工程を示す断面図。 本発明の例の開口を塞ぐ方法の一工程を示す断面図。 本発明の例の開口を塞ぐ方法の一工程を示す断面図。 本発明の適用例としての可変容量を示す平面図。 図５３のＬＩＶ−ＬＩＶ線に沿う断面図。 図５３及び図５４の可変容量の製造方法の一工程を示す断面図。 図５３及び図５４の可変容量の製造方法の一工程を示す断面図。 図５３及び図５４の可変容量の製造方法の一工程を示す断面図。 図５３及び図５４の可変容量の製造方法の一工程を示す断面図。 図５３及び図５４の可変容量の製造方法の一工程を示す断面図。 図５３及び図５４の可変容量の製造方法の一工程を示す断面図。 ＶＣＯの例を示す回路図。 送受信器の例を示すブロック図。 整合回路の例を示す回路図。 フィルタの例を示す回路図。
符号の説明
１０，１７： 半導体基板、 １１，１２，１３，１５，１８，２５，２７，２９Ａ，３０Ａ： 絶縁層、 １４： 下部電極、 １６： 上部電極、 １７Ａ： 圧電素子の第１電極、 １８Ａ： 圧電層、 １９Ａ： 圧電素子の第２電極、 １９： 空洞を覆う膜、 ２０，２１： 開口、 ２２： 空洞を塞ぐ材料、 ２３： アクチュエータ、 ２４Ａ，２４Ｂ： ダミー層、 ２６： 多孔質膜、 ２８： 柱、 ２９： シード層、 ３０： 酸化層、 ３１，３２，３３： 導電層。

Claims (4)

  1. 空洞と、
    前記空洞の下部に位置する下部電極と、
    前記空洞の内部に位置する可動部と、
    前記可動部に結合される上部電極と、
    前記空洞の上部を覆い、前記可動部の直上に第１の開口を有する第１の膜と、
    前記第１の開口を塞ぎ、前記空洞を密閉する材料と、
    前記空洞の内部かつ前記第１の膜の下部に位置し、前記可動部と実質的に上下方向で同じレベルに配置される部材とを具備し、
    前記空洞の上部から見て、前記第１の開口の位置は、前記可動部と前記部材との間の前記可動部を可動にする第２の開口の位置とオーバーラップせず、かつ、前記第１の開口からは、前記空洞の下部がみえない
    ことを特徴とするＭＥＭＳ技術を使用した半導体装置。
  2. 前記空洞の内部に位置し、前記第１の膜を支える柱をさらに具備することを特徴とする請求項１に記載のＭＥＭＳ技術を使用した半導体装置。
  3. 前記第１の膜の表面は、曲面であることを特徴とする請求項１又は２に記載のＭＥＭＳ技術を使用した半導体装置。
  4. 前記第１の膜上にさらに第２の膜を積み重ねることを特徴とする請求項１乃至３のいずれか１項に記載のＭＥＭＳ技術を使用した半導体装置。
JP2005157523A 2005-05-30 2005-05-30 Ｍｅｍｓ技術を使用した半導体装置 Expired - Fee Related JP4791766B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005157523A JP4791766B2 (ja) 2005-05-30 2005-05-30 Ｍｅｍｓ技術を使用した半導体装置
US11/341,910 US7582940B2 (en) 2005-05-30 2006-01-30 Semiconductor device using MEMS technology

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005157523A JP4791766B2 (ja) 2005-05-30 2005-05-30 Ｍｅｍｓ技術を使用した半導体装置

Publications (2)

Publication Number Publication Date
JP2006326806A JP2006326806A (ja) 2006-12-07
JP4791766B2 true JP4791766B2 (ja) 2011-10-12

Family

ID=37462284

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005157523A Expired - Fee Related JP4791766B2 (ja) 2005-05-30 2005-05-30 Ｍｅｍｓ技術を使用した半導体装置

Country Status (2)

Country Link
US (1) US7582940B2 (ja)
JP (1) JP4791766B2 (ja)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7648229B2 (en) 2006-08-02 2010-01-19 Seiko Epson Corporation Liquid jet head and its manufacturing method
US8159059B2 (en) * 2006-08-25 2012-04-17 Kyocera Corporation Microelectromechanical device and method for manufacturing the same
JP2008213061A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体装置及びその製造方法
US7994594B2 (en) 2007-03-15 2011-08-09 Seiko Epson Corporation Electronic device, resonator, oscillator and method for manufacturing electronic device
US8319312B2 (en) * 2007-07-23 2012-11-27 Wispry, Inc. Devices for fabricating tri-layer beams
TW200938479A (en) * 2007-10-22 2009-09-16 Toshiba Kk Micromachine device and method of manufacturing the same
US8309388B2 (en) * 2008-04-25 2012-11-13 Texas Instruments Incorporated MEMS package having formed metal lid
JP5374077B2 (ja) * 2008-06-16 2013-12-25 ローム株式会社 Ｍｅｍｓセンサ
US7851975B2 (en) * 2008-09-02 2010-12-14 United Microelectronics Corp. MEMS structure with metal protection rings
JP2010098518A (ja) * 2008-10-16 2010-04-30 Rohm Co Ltd Ｍｅｍｓセンサの製造方法およびｍｅｍｓセンサ
JP2010284748A (ja) * 2009-06-11 2010-12-24 Toshiba Corp 電気部品
FR2947812B1 (fr) * 2009-07-07 2012-02-10 Commissariat Energie Atomique Cavite etanche et procede de realisation d'une telle cavite etanche
WO2011114628A1 (ja) 2010-03-18 2011-09-22 パナソニック株式会社 Ｍｅｍｓ素子、およびｍｅｍｓ素子の製造方法
FR2963112B1 (fr) * 2010-07-21 2013-02-15 Commissariat Energie Atomique Microstructure a parois a propriete optique determinee et procede de realisation de microstructures
US8535966B2 (en) 2010-07-27 2013-09-17 International Business Machines Corporation Horizontal coplanar switches and methods of manufacture
US9754860B2 (en) 2010-12-24 2017-09-05 Qualcomm Incorporated Redistribution layer contacting first wafer through second wafer
US9624096B2 (en) 2010-12-24 2017-04-18 Qualcomm Incorporated Forming semiconductor structure with device layers and TRL
US8536021B2 (en) 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
US8481405B2 (en) 2010-12-24 2013-07-09 Io Semiconductor, Inc. Trap rich layer with through-silicon-vias in semiconductor devices
US9553013B2 (en) 2010-12-24 2017-01-24 Qualcomm Incorporated Semiconductor structure with TRL and handle wafer cavities
KR101913322B1 (ko) 2010-12-24 2018-10-30 퀄컴 인코포레이티드 반도체 소자들을 위한 트랩 리치 층
US8470628B2 (en) 2011-06-20 2013-06-25 International Business Machines Corporation Methods to fabricate silicide micromechanical device
US8629036B2 (en) * 2011-11-11 2014-01-14 International Business Machines Corporation Integrated semiconductor devices with amorphous silicon beam, methods of manufacture and design structure
JP5813471B2 (ja) * 2011-11-11 2015-11-17 株式会社東芝 Ｍｅｍｓ素子
JP5516903B2 (ja) * 2011-11-11 2014-06-11 セイコーエプソン株式会社 半導体装置の製造方法
JP5516904B2 (ja) * 2011-11-11 2014-06-11 セイコーエプソン株式会社 半導体装置の製造方法
KR101272983B1 (ko) * 2011-12-20 2013-06-11 엘지이노텍 주식회사 커패시터
US9556016B2 (en) * 2012-08-20 2017-01-31 Robert Bosch Gmbh Capacitive MEMS sensor and method
JP2014200857A (ja) 2013-04-01 2014-10-27 株式会社東芝 Ｍｅｍｓ装置及びその製造方法
US9969613B2 (en) * 2013-04-12 2018-05-15 International Business Machines Corporation Method for forming micro-electro-mechanical system (MEMS) beam structure
JP2015056620A (ja) * 2013-09-13 2015-03-23 株式会社東芝 電子装置
US9837935B2 (en) * 2013-10-29 2017-12-05 Honeywell International Inc. All-silicon electrode capacitive transducer on a glass substrate
WO2015094116A1 (en) * 2013-12-19 2015-06-25 Agency For Science, Technology And Research Thin film encapsulation of electrodes
EP2918964B1 (en) * 2014-03-14 2020-05-13 ABB Schweiz AG Method, sensor, and printed circuit board for sensing position or motion of a shaft
US9481572B2 (en) 2014-07-17 2016-11-01 Texas Instruments Incorporated Optical electronic device and method of fabrication
JP6685839B2 (ja) * 2016-05-30 2020-04-22 株式会社東芝 ガス検出装置
GB2554470A (en) * 2016-09-26 2018-04-04 Cirrus Logic Int Semiconductor Ltd MEMS device and process
CN109474254B (zh) * 2018-10-31 2020-12-08 武汉衍熙微器件有限公司 一种声波器件及其制作方法
CN111003684B (zh) * 2019-03-02 2023-06-23 天津大学 释放孔位于封装空间内的mems器件的封装
CN111010110A (zh) * 2019-03-12 2020-04-14 天津大学 考虑距离的薄膜封装的mems器件组件及电子设备
CN111010101A (zh) * 2019-03-12 2020-04-14 天津大学 带弧形结构的薄膜封装的mems器件组件及电子设备

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5427975A (en) * 1993-05-10 1995-06-27 Delco Electronics Corporation Method of micromachining an integrated sensor on the surface of a silicon wafer
DE19536228B4 (de) * 1995-09-28 2005-06-30 Infineon Technologies Ag Mikroelektronischer, integrierter Sensor und Verfahren zur Herstellung des Sensors
JP4081868B2 (ja) * 1998-08-10 2008-04-30 日産自動車株式会社 微小装置の製造方法
JP3468127B2 (ja) * 1998-10-13 2003-11-17 株式会社豊田中央研究所 微小容器の製造方法
JP2000124469A (ja) * 1998-10-13 2000-04-28 Toyota Central Res & Dev Lab Inc 微小密閉容器及びその製造方法
JP2000138381A (ja) * 1998-11-02 2000-05-16 Toyota Central Res & Dev Lab Inc 密閉容器及びその製造方法
US6359374B1 (en) 1999-11-23 2002-03-19 Mcnc Miniature electrical relays using a piezoelectric thin film as an actuating element
DE69933380T2 (de) * 1999-12-15 2007-08-02 Asulab S.A. Verfahren zum hermetischen Einkapseln von Mikrosystemen vor Ort
DE10017422A1 (de) * 2000-04-07 2001-10-11 Bosch Gmbh Robert Mikromechanisches Bauelement und entsprechendes Herstellungverfahren
US7153717B2 (en) * 2000-05-30 2006-12-26 Ic Mechanics Inc. Encapsulation of MEMS devices using pillar-supported caps
JP2002026022A (ja) 2000-07-10 2002-01-25 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置
US6355498B1 (en) 2000-08-11 2002-03-12 Agere Systems Guartian Corp. Thin film resonators fabricated on membranes created by front side releasing
US6690081B2 (en) 2000-11-18 2004-02-10 Georgia Tech Research Corporation Compliant wafer-level packaging devices and methods of fabrication
KR100352236B1 (ko) 2001-01-30 2002-09-12 삼성전자 주식회사 접지 금속층을 갖는 웨이퍼 레벨 패키지
US6815739B2 (en) * 2001-05-18 2004-11-09 Corporation For National Research Initiatives Radio frequency microelectromechanical systems (MEMS) devices on low-temperature co-fired ceramic (LTCC) substrates
US6930364B2 (en) * 2001-09-13 2005-08-16 Silicon Light Machines Corporation Microelectronic mechanical system and methods
JP2003117897A (ja) 2001-10-11 2003-04-23 Nippon Telegr & Teleph Corp <Ntt> マイクロアクチュエータ
US20030080839A1 (en) * 2001-10-31 2003-05-01 Wong Marvin Glenn Method for improving the power handling capacity of MEMS switches
US6701779B2 (en) * 2002-03-21 2004-03-09 International Business Machines Corporation Perpendicular torsion micro-electromechanical switch
US20030183916A1 (en) * 2002-03-27 2003-10-02 John Heck Packaging microelectromechanical systems
WO2004037711A2 (en) * 2002-10-23 2004-05-06 Rutgers, The State University Of New Jersey Processes for hermetically packaging wafer level microscopic structures
WO2004077523A2 (en) * 2003-02-25 2004-09-10 Ic Mechanics, Inc. Micromachined assembly with a multi-layer cap defining cavity
US20040166606A1 (en) * 2003-02-26 2004-08-26 David Forehand Low temperature wafer-level micro-encapsulation
JP4544880B2 (ja) * 2003-09-25 2010-09-15 京セラ株式会社 微小電気機械式装置の封止方法
JP4494130B2 (ja) * 2004-08-26 2010-06-30 日本電信電話株式会社 静電駆動スイッチの製造方法
US7344907B2 (en) * 2004-11-19 2008-03-18 International Business Machines Corporation Apparatus and methods for encapsulating microelectromechanical (MEM) devices on a wafer scale

Also Published As

Publication number Publication date
US20060267109A1 (en) 2006-11-30
US7582940B2 (en) 2009-09-01
JP2006326806A (ja) 2006-12-07

Similar Documents

Publication Publication Date Title
JP4791766B2 (ja) Ｍｅｍｓ技術を使用した半導体装置
US7655995B2 (en) Semiconductor device using MEMS technology
US10138116B2 (en) Method for integrating complementary metal-oxide-semiconductor (CMOS) devices with microelectromechanical systems (MEMS) devices using a flat surface above a sacrificial layer
US8629517B2 (en) Wafer level packaging
US6621137B1 (en) MEMS device integrated chip package, and method of making same
US7402907B2 (en) Semiconductor device and manufacturing method thereof
TWI500573B (zh) 微電機系統裝置以及其形成之方法
JP5281682B2 (ja) マイクロ電気機械的装置及びその封緘方法及び製造方法
US7053456B2 (en) Electronic component having micro-electrical mechanical system
US20100295138A1 (en) Methods and systems for fabrication of mems cmos devices
US20120270351A1 (en) Low temperature bi-cmos compatible process for mems rf resonators and filters
US8552512B2 (en) MEMS device and fabrication method thereof
US20170121172A1 (en) Integrated mems-cmos devices and integrated circuits with mems devices and cmos devices
CN112039485A (zh) 一种薄膜压电声波滤波器及其制造方法
KR100542557B1 (ko) 박막 공진기와, 박막 공진기의 제조 방법 및 박막공진기를 구비하는 필터
CN112039490A (zh) 一种薄膜压电声波滤波器及其制造方法
JP2009077159A (ja) 薄膜圧電共振器及びその製造方法
CN113086939A (zh) 微机电系统装置、其制法与使用其的整合式微机电系统
US10494252B2 (en) MEMS devices and methods of manufacturing the same
US11616489B2 (en) Bulk acoustic wave filter having release hole and fabricating method of the same
US8268660B2 (en) Process for fabricating micromachine
CN113364423B (zh) 压电mems谐振器及其形成方法、电子设备
CN113472308B (zh) 谐振器及其形成方法、电子设备
JP2007134453A (ja) マイクロマシン混載の電子回路装置、およびマイクロマシン混載の電子回路装置の製造方法
CN113336187A (zh) Mems器件封装方法及封装结构

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080408

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100914

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100916

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110315

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110511

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110628

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110722

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140729

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees