JPH11297847A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000009792 diffusion process Methods 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 239000011574 phosphorus Substances 0.000 claims description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 10
- 238000005468 ion implantation Methods 0.000 abstract description 7
- 229910052751 metal Inorganic materials 0.000 abstract description 5
- 239000002184 metal Substances 0.000 abstract description 5
- -1 boron ions Chemical class 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【課題】 半導体集積回路の集積度に影響を及ぼさない
抵抗素子を用いた半導体装置及びその製造方法を提供す
る。 【解決手段】 本発明の半導体装置は、第１導電型の半
導体基板の表面に第１導電型ウェル層が形成され、この
第１導電型ウェル層の表面に第１導電型と逆の導電型で
ある第２導電型の不純物拡散層が形成され、第１導電型
ウェル層の下方に第２導電型ウェル層が形成され、この
第２導電型ウェル層の両端には、第１導電型の半導体基
板の表面まで貫通する第２導電型ウェル層からなる端子
が設けられていることを特徴とする。
抵抗素子を用いた半導体装置及びその製造方法を提供す
る。 【解決手段】 本発明の半導体装置は、第１導電型の半
導体基板の表面に第１導電型ウェル層が形成され、この
第１導電型ウェル層の表面に第１導電型と逆の導電型で
ある第２導電型の不純物拡散層が形成され、第１導電型
ウェル層の下方に第２導電型ウェル層が形成され、この
第２導電型ウェル層の両端には、第１導電型の半導体基
板の表面まで貫通する第２導電型ウェル層からなる端子
が設けられていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に半導体装置の回路内で使用する抵
抗素子に関する。
製造方法に関し、特に半導体装置の回路内で使用する抵
抗素子に関する。
【０００２】
【従来の技術】従来、半導体装置の回路内で使用される
抵抗素子において、その必要とされる抵抗値が数百ＫΩ
以上と大きい場合は、Ｐ型半導体基板の表面に形成され
たＮ型拡散層や、Ｎ型半導体基板の表面に形成されたＰ
型拡散層を抵抗素子として用いてきた。これらのＮ型拡
散層やＰ型拡散層は、同じ半導体基板上に形成されるＭ
ＯＳトランジスタのソースやドレインの拡散層と同じ工
程で製造され、同じ構造をしている。また、高抵抗の抵
抗素子として使用する素子に、例えばＰ型ＭＯＳトラン
ジスタの基板電極となるＮウェルを抵抗素子として（以
下、Ｎウェル抵抗と略記する）利用する方法がある。
抵抗素子において、その必要とされる抵抗値が数百ＫΩ
以上と大きい場合は、Ｐ型半導体基板の表面に形成され
たＮ型拡散層や、Ｎ型半導体基板の表面に形成されたＰ
型拡散層を抵抗素子として用いてきた。これらのＮ型拡
散層やＰ型拡散層は、同じ半導体基板上に形成されるＭ
ＯＳトランジスタのソースやドレインの拡散層と同じ工
程で製造され、同じ構造をしている。また、高抵抗の抵
抗素子として使用する素子に、例えばＰ型ＭＯＳトラン
ジスタの基板電極となるＮウェルを抵抗素子として（以
下、Ｎウェル抵抗と略記する）利用する方法がある。
【０００３】図３は従来のＮウェル抵抗の製造過程を示
す概略図である。まず図３（ａ）に示すように、Ｐ型半
導体基板３２の表面の素子分離領域となる部分に選択的
に酸化を行い、ＬＯＣＯＳ酸化膜３１を形成する。ＬＯ
ＣＯＳ酸化膜３１の形成されていない部分は拡散層領域
３３となる。次に図３（ｂ）に示すように、Ｐ型ＭＯＳ
トランジスタ領域用のＮウェルとＮウェル抵抗となる部
分に選択的に、例えば４００ＫｅＶのエネルギーでリン
のイオン注入を行い、Ｎウェル３５とＮウェル抵抗３４
を形成する。次に図３（ｃ）に示すように、Ｎ型ＭＯＳ
トランジスタ領域用のＰウェルとなる部分に選択的に、
例えば４００ＫｅＶのエネルギーでボロンのイオン注入
を行い、Ｐウェル３６を形成する。
す概略図である。まず図３（ａ）に示すように、Ｐ型半
導体基板３２の表面の素子分離領域となる部分に選択的
に酸化を行い、ＬＯＣＯＳ酸化膜３１を形成する。ＬＯ
ＣＯＳ酸化膜３１の形成されていない部分は拡散層領域
３３となる。次に図３（ｂ）に示すように、Ｐ型ＭＯＳ
トランジスタ領域用のＮウェルとＮウェル抵抗となる部
分に選択的に、例えば４００ＫｅＶのエネルギーでリン
のイオン注入を行い、Ｎウェル３５とＮウェル抵抗３４
を形成する。次に図３（ｃ）に示すように、Ｎ型ＭＯＳ
トランジスタ領域用のＰウェルとなる部分に選択的に、
例えば４００ＫｅＶのエネルギーでボロンのイオン注入
を行い、Ｐウェル３６を形成する。
【０００４】そして図３（ｄ）に示すように、ＭＯＳト
ランジスタのゲートポリシリコン３７を形成した後に、
選択的にＰ型ＭＯＳトランジスタ部に例えばボロンのイ
オン注入を行い、Ｐ型拡散層３９を形成してＰ型ＭＯＳ
トランジスタ４１を設ける。次に、選択的にＮ型ＭＯＳ
トランジスタ部に例えばヒ素のイオン注入を行い、Ｎ型
拡散層４０を形成しＮ型ＭＯＳトランジスタ４２を設け
る。また同時に、Ｎウェル抵抗部にも選択的にヒ素のイ
オン注入を行い、Ｎウェル抵抗３４の配線用のコンタク
ト部となるＮ型拡散層３８を形成する。
ランジスタのゲートポリシリコン３７を形成した後に、
選択的にＰ型ＭＯＳトランジスタ部に例えばボロンのイ
オン注入を行い、Ｐ型拡散層３９を形成してＰ型ＭＯＳ
トランジスタ４１を設ける。次に、選択的にＮ型ＭＯＳ
トランジスタ部に例えばヒ素のイオン注入を行い、Ｎ型
拡散層４０を形成しＮ型ＭＯＳトランジスタ４２を設け
る。また同時に、Ｎウェル抵抗部にも選択的にヒ素のイ
オン注入を行い、Ｎウェル抵抗３４の配線用のコンタク
ト部となるＮ型拡散層３８を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら近年、Ｍ
ＯＳトランジスタの性能を上げるために、ソースやドレ
インを形成する拡散層部分の抵抗値を下げる努力がなさ
れ、拡散層の表面にチタンとシリコンの合金を形成する
等の措置がとられるようになった。その結果、半導体基
板の表面に形成される拡散層の抵抗値は約１０分の１に
下がり、拡散層を使用して従来と同じ抵抗値の抵抗素子
を形成するには１０倍もの面積を必要とすることになっ
てしまった。
ＯＳトランジスタの性能を上げるために、ソースやドレ
インを形成する拡散層部分の抵抗値を下げる努力がなさ
れ、拡散層の表面にチタンとシリコンの合金を形成する
等の措置がとられるようになった。その結果、半導体基
板の表面に形成される拡散層の抵抗値は約１０分の１に
下がり、拡散層を使用して従来と同じ抵抗値の抵抗素子
を形成するには１０倍もの面積を必要とすることになっ
てしまった。
【０００６】また、Ｎウェル抵抗を利用する場合、Ｎウ
ェル抵抗形成時の寸法の精度は、拡散層形成時の寸法の
精度と比較すると非常に悪く、ある程度の精度を保った
ままで所望の抵抗値を得ようとすると、どうしても大き
な面積のＮウェル抵抗を準備する必要があり、半導体集
積回路の集積度に悪影響を及ぼす原因となっている。
ェル抵抗形成時の寸法の精度は、拡散層形成時の寸法の
精度と比較すると非常に悪く、ある程度の精度を保った
ままで所望の抵抗値を得ようとすると、どうしても大き
な面積のＮウェル抵抗を準備する必要があり、半導体集
積回路の集積度に悪影響を及ぼす原因となっている。
【０００７】図４は従来のＮウェル抵抗を用いて１００
ＫΩの抵抗を形成した場合のレイアウトの一例の平面図
である。ここでは、Ｎウェル抵抗５１の抵抗値を７００
Ω、Ｎウェル抵抗の幅を５ミクロン、Ｎウェル抵抗同士
の間隔を３ミクロンと規定している。前述したとおり、
Ｎウェル抵抗５１はＰ型ＭＯＳトランジスタ、Ｎ型ＭＯ
Ｓトランジスタの製造工程と同時に形成されるので、Ｍ
ＯＳトランジスタを形成する領域に重なって形成する事
ができない。従って、ＭＯＳトランジスタ領域とは別に
Ｎウェル抵抗領域を設定し、長さ７１．５ミクロン、幅
５ミクロンのＮウェル抵抗５１を１０本直列にアルミ配
線５２で接続することにより、１００ＫΩの抵抗を実現
している。このＮウェル抵抗のレイアウトに要する領域
は横方向７１．５ミクロン、縦方向７９ミクロン程度
と、大きなものとなっている。
ＫΩの抵抗を形成した場合のレイアウトの一例の平面図
である。ここでは、Ｎウェル抵抗５１の抵抗値を７００
Ω、Ｎウェル抵抗の幅を５ミクロン、Ｎウェル抵抗同士
の間隔を３ミクロンと規定している。前述したとおり、
Ｎウェル抵抗５１はＰ型ＭＯＳトランジスタ、Ｎ型ＭＯ
Ｓトランジスタの製造工程と同時に形成されるので、Ｍ
ＯＳトランジスタを形成する領域に重なって形成する事
ができない。従って、ＭＯＳトランジスタ領域とは別に
Ｎウェル抵抗領域を設定し、長さ７１．５ミクロン、幅
５ミクロンのＮウェル抵抗５１を１０本直列にアルミ配
線５２で接続することにより、１００ＫΩの抵抗を実現
している。このＮウェル抵抗のレイアウトに要する領域
は横方向７１．５ミクロン、縦方向７９ミクロン程度
と、大きなものとなっている。
【０００８】このように、従来のＮウェル抵抗はＭＯＳ
トランジスタ領域とは別に形成領域を設定する必要があ
り、半導体集積回路の集積度に悪影響を及ぼしている。
上記の点に鑑み、本発明は、半導体集積回路の集積度に
影響を及ぼさない抵抗素子を用いた半導体装置及びその
製造方法を提供することを目的とする。
トランジスタ領域とは別に形成領域を設定する必要があ
り、半導体集積回路の集積度に悪影響を及ぼしている。
上記の点に鑑み、本発明は、半導体集積回路の集積度に
影響を及ぼさない抵抗素子を用いた半導体装置及びその
製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
は、第１導電型の半導体基板の表面に第１導電型ウェル
層が形成され、この第１導電型ウェル層の表面にＭＯＳ
トランジスタのソースまたはドレインをなす第１導電型
と逆の導電型である第２導電型の不純物拡散層が形成さ
れ、第１導電型ウェル層の下方に第２導電型ウェル層が
形成され、この第２導電型ウェル層の両端には、第１導
電型の半導体基板の表面に達する第２導電型ウェル層か
らなる端子が設けられていることを特徴とする。
は、第１導電型の半導体基板の表面に第１導電型ウェル
層が形成され、この第１導電型ウェル層の表面にＭＯＳ
トランジスタのソースまたはドレインをなす第１導電型
と逆の導電型である第２導電型の不純物拡散層が形成さ
れ、第１導電型ウェル層の下方に第２導電型ウェル層が
形成され、この第２導電型ウェル層の両端には、第１導
電型の半導体基板の表面に達する第２導電型ウェル層か
らなる端子が設けられていることを特徴とする。
【００１０】また、本発明に係る半導体装置の製造方法
は、第１導電型の半導体基板の表面に素子分離用酸化膜
を形成し、第１導電型の半導体基板の深部に、イオン注
入により第１導電型と逆の導電型である第２導電型ウェ
ル層を形成し、この第２導電型ウェル層の両端に、第１
導電型の半導体基板の表面まで貫通する第２導電型ウェ
ル層からなる端子を形成し、第２導電型ウェル層の上部
の第１導電型の半導体基板の表面に第１導電型ウェル層
を形成し、この第１導電型ウェル層の表面に第２導電型
の不純物拡散層を形成することを特徴とする。
は、第１導電型の半導体基板の表面に素子分離用酸化膜
を形成し、第１導電型の半導体基板の深部に、イオン注
入により第１導電型と逆の導電型である第２導電型ウェ
ル層を形成し、この第２導電型ウェル層の両端に、第１
導電型の半導体基板の表面まで貫通する第２導電型ウェ
ル層からなる端子を形成し、第２導電型ウェル層の上部
の第１導電型の半導体基板の表面に第１導電型ウェル層
を形成し、この第１導電型ウェル層の表面に第２導電型
の不純物拡散層を形成することを特徴とする。
【００１１】上記のような構成とすることで、第１導電
型の半導体基板の表面に形成したＭＯＳトランジスタの
下方に抵抗素子を重ねて形成することができる。これに
より、半導体集積回路の集積度を向上させることができ
る。また、第２導電型ウェル層は、不純物としてリンを
用い、第１導電型の半導体基板に８００ＫｅＶでイオン
注入することが好ましい。
型の半導体基板の表面に形成したＭＯＳトランジスタの
下方に抵抗素子を重ねて形成することができる。これに
より、半導体集積回路の集積度を向上させることができ
る。また、第２導電型ウェル層は、不純物としてリンを
用い、第１導電型の半導体基板に８００ＫｅＶでイオン
注入することが好ましい。
【００１２】
【発明の実施の形態】以下、図面により本発明について
詳細に説明するが、本発明はこれらの実施形態例のみに
限定されるものではない。図１は本実施の形態の半導体
装置を示す平面図である。半導体基板の表面にＰウェル
１とＮウェル２とが隣接して形成されており、Ｐウェル
１の中心部にはＮ型ＭＯＳトランジスタ３、Ｎウェル２
の中心部にはＰ型ＭＯＳトランジスタ４が形成されてい
る。半導体基板の内部、Ｐウェル１の下方にはＮウェル
抵抗５、５…が設けられ、Ｎウェル抵抗５、５…の両端
にはそれぞれ半導体基板の表面まで達するＮウェル６、
６…が形成されている。Ｎウェル６、６…は金属配線
７、７…により、Ｎウェル抵抗５、５…が直列になるよ
うに接続されている。
詳細に説明するが、本発明はこれらの実施形態例のみに
限定されるものではない。図１は本実施の形態の半導体
装置を示す平面図である。半導体基板の表面にＰウェル
１とＮウェル２とが隣接して形成されており、Ｐウェル
１の中心部にはＮ型ＭＯＳトランジスタ３、Ｎウェル２
の中心部にはＰ型ＭＯＳトランジスタ４が形成されてい
る。半導体基板の内部、Ｐウェル１の下方にはＮウェル
抵抗５、５…が設けられ、Ｎウェル抵抗５、５…の両端
にはそれぞれ半導体基板の表面まで達するＮウェル６、
６…が形成されている。Ｎウェル６、６…は金属配線
７、７…により、Ｎウェル抵抗５、５…が直列になるよ
うに接続されている。
【００１３】図２は、本実施の形態の半導体装置の製造
過程を示す断面図である。まず、図２（ａ）に示すよう
に、Ｐ型半導体基板１２の表面の素子分離領域となる部
分に選択的に酸化を行い、ＬＯＣＯＳ酸化膜１１を形成
する。ＬＯＣＯＳ酸化膜１１の形成されていない部分は
拡散層領域１３となる。次に図２（ｂ）に示すように、
高エネルギー注入Ｎウェル抵抗１４になる部分に選択的
に、例えば８００ＫｅＶの高エネルギーでリンのイオン
注入を行い、Ｐ型半導体基板１２の深部にＮ型領域であ
る高エネルギー注入Ｎウェル抵抗１４を形成する。
過程を示す断面図である。まず、図２（ａ）に示すよう
に、Ｐ型半導体基板１２の表面の素子分離領域となる部
分に選択的に酸化を行い、ＬＯＣＯＳ酸化膜１１を形成
する。ＬＯＣＯＳ酸化膜１１の形成されていない部分は
拡散層領域１３となる。次に図２（ｂ）に示すように、
高エネルギー注入Ｎウェル抵抗１４になる部分に選択的
に、例えば８００ＫｅＶの高エネルギーでリンのイオン
注入を行い、Ｐ型半導体基板１２の深部にＮ型領域であ
る高エネルギー注入Ｎウェル抵抗１４を形成する。
【００１４】次に図２（ｃ）に示すように、Ｎウェルと
なる部分に選択的に例えば４００ＫｅＶのエネルギーで
リンのイオン注入を行い。高エネルギー注入Ｎウェル抵
抗４よりも浅い部分にＮウェル１５、１６、１７を形成
する。なお、高エネルギー注入Ｎウェル抵抗１４の上面
と、Ｎウェル１５、１６の下面は接触し電気的に導通し
ており、Ｎウェル１５、１６は、高エネルギー注入Ｎウ
ェル抵抗１４を金属配線に接続する端子の役目を果た
す。次に図２（ｄ）に示すように、Ｐウェル１８となる
部分に選択的に例えば４００ＫｅＶのエネルギーでボロ
ンのイオン注入を行い、高エネルギー注入Ｎウェル抵抗
１４の上部にＰウェル１８を形成する。
なる部分に選択的に例えば４００ＫｅＶのエネルギーで
リンのイオン注入を行い。高エネルギー注入Ｎウェル抵
抗４よりも浅い部分にＮウェル１５、１６、１７を形成
する。なお、高エネルギー注入Ｎウェル抵抗１４の上面
と、Ｎウェル１５、１６の下面は接触し電気的に導通し
ており、Ｎウェル１５、１６は、高エネルギー注入Ｎウ
ェル抵抗１４を金属配線に接続する端子の役目を果た
す。次に図２（ｄ）に示すように、Ｐウェル１８となる
部分に選択的に例えば４００ＫｅＶのエネルギーでボロ
ンのイオン注入を行い、高エネルギー注入Ｎウェル抵抗
１４の上部にＰウェル１８を形成する。
【００１５】そして、図２（ｅ）に示すように、Ｐウェ
ル１８の内部にゲートポリシリコン１９とＮ型拡散層２
０、２０を形成し、Ｎ型ＭＯＳトランジスタを形成す
る。Ｎ型拡散層２０の形成工程と同時工程においてＮ型
拡散層２１、２２も形成し、高エネルギー注入Ｎウェル
抵抗１４の金属配線への接続用のコンタクトとして利用
する。また、Ｎウェル１７の内部にゲートポリシリコン
１９とＰ型拡散層２３、２３を形成し、Ｐ型ＭＯＳトラ
ンジスタを形成する。
ル１８の内部にゲートポリシリコン１９とＮ型拡散層２
０、２０を形成し、Ｎ型ＭＯＳトランジスタを形成す
る。Ｎ型拡散層２０の形成工程と同時工程においてＮ型
拡散層２１、２２も形成し、高エネルギー注入Ｎウェル
抵抗１４の金属配線への接続用のコンタクトとして利用
する。また、Ｎウェル１７の内部にゲートポリシリコン
１９とＰ型拡散層２３、２３を形成し、Ｐ型ＭＯＳトラ
ンジスタを形成する。
【００１６】このように、本実施の形態の半導体装置で
は、半導体基板の下方に高エネルギー注入Ｎウェル抵抗
１４を設け、その上部にはＰウェル１８、ゲートポリシ
リコン１９及びＮ型拡散層２０、２０から構成されるＮ
型ＭＯＳトランジスタを配置することができる。このた
め、従来のＮウェル抵抗のようにＭＯＳトランジスタ領
域とは別に形成領域を設定する必要がなく、半導体集積
回路の集積度を上げることができる。なお、本発明の技
術範囲は上記実施の形態に限定されるものではなく、本
発明の趣旨を逸脱しない範囲において種々の変更を加え
ることが可能である。
は、半導体基板の下方に高エネルギー注入Ｎウェル抵抗
１４を設け、その上部にはＰウェル１８、ゲートポリシ
リコン１９及びＮ型拡散層２０、２０から構成されるＮ
型ＭＯＳトランジスタを配置することができる。このた
め、従来のＮウェル抵抗のようにＭＯＳトランジスタ領
域とは別に形成領域を設定する必要がなく、半導体集積
回路の集積度を上げることができる。なお、本発明の技
術範囲は上記実施の形態に限定されるものではなく、本
発明の趣旨を逸脱しない範囲において種々の変更を加え
ることが可能である。
【００１７】
【発明の効果】以上詳細に説明した通り、本発明の半導
体装置は、第１導電型半導体基板の深部に第２導電型の
ウェル抵抗を形成し、この第２導電型のウェル抵抗の上
部に第１導電型のＭＯＳトランジスタを形成することが
できる。このため、従来のウェル層を用いた抵抗のよう
にＭＯＳトランジスタ領域とは別に形成領域を設定する
必要がなく、半導体集積回路の集積度を上げることがで
きる。
体装置は、第１導電型半導体基板の深部に第２導電型の
ウェル抵抗を形成し、この第２導電型のウェル抵抗の上
部に第１導電型のＭＯＳトランジスタを形成することが
できる。このため、従来のウェル層を用いた抵抗のよう
にＭＯＳトランジスタ領域とは別に形成領域を設定する
必要がなく、半導体集積回路の集積度を上げることがで
きる。
【図１】 本実施の形態の半導体装置を示す平面図であ
る。
る。
【図２】 本実施の形態の半導体装置の製造過程を示す
断面図である。
断面図である。
【図３】 従来のＮウェル抵抗の製造過程を示す概略図
である。
である。
【図４】 従来のＮウェル抵抗を用いて１００ＫΩの抵
抗を形成した場合のレイアウトの一例の平面図である。
抗を形成した場合のレイアウトの一例の平面図である。
１ Ｐウェル ２ Ｎウェル ３ Ｎ型ＭＯＳトランジスタ ４ Ｐ型ＭＯＳトランジスタ ５ Ｎウェル抵抗 ６ Ｎウェル ７ 金属配線 １１ ＬＯＣＯＳ酸化膜 １２ Ｐ型半導体基板 １３ 拡散層領域 １４ 高エネルギー注入Ｎウェル抵抗 １５ Ｎウェル １６ Ｎウェル １７ Ｎウェル １８ Ｐウェル １９ ゲートポリシリコン ２０ Ｎ型拡散層 ２１ Ｎ型拡散層 ２２ Ｎ型拡散層 ２３ Ｐ型拡散層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年５月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
は、第１導電型の半導体基板の表面に第１導電型ウェル
層が形成され、この第１導電型ウェル層の表面にＭＯＳ
トランジスタのソースまたはドレインをなす第１導電型
と逆の導電型である第２導電型の不純物拡散層が形成さ
れ、第１導電型ウェル層の下方にイオン注入により第２
導電型ウェル抵抗層が形成され、この第２導電型ウェル
抵抗層の両端には、第１導電型の半導体基板の表面に達
する第２導電型ウェル層からなる端子が設けられている
ことを特徴とする。
は、第１導電型の半導体基板の表面に第１導電型ウェル
層が形成され、この第１導電型ウェル層の表面にＭＯＳ
トランジスタのソースまたはドレインをなす第１導電型
と逆の導電型である第２導電型の不純物拡散層が形成さ
れ、第１導電型ウェル層の下方にイオン注入により第２
導電型ウェル抵抗層が形成され、この第２導電型ウェル
抵抗層の両端には、第１導電型の半導体基板の表面に達
する第２導電型ウェル層からなる端子が設けられている
ことを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】また、本発明に係る半導体装置の製造方法
は、第１導電型の半導体基板の表面に素子分離用酸化膜
を形成し、第１導電型の半導体基板の深部に、イオン注
入により第１導電型と逆の導電型である第２導電型ウェ
ル抵抗層を形成し、この第２導電型ウェル抵抗層の両端
に、第１導電型の半導体基板の表面まで貫通する第２導
電型ウェル層からなる端子を形成し、第２導電型ウェル
抵抗層の上部の第１導電型の半導体基板の表面に第１導
電型ウェル層を形成し、この第１導電型ウェル層の表面
に第２導電型の不純物拡散層を形成することを特徴とす
る。
は、第１導電型の半導体基板の表面に素子分離用酸化膜
を形成し、第１導電型の半導体基板の深部に、イオン注
入により第１導電型と逆の導電型である第２導電型ウェ
ル抵抗層を形成し、この第２導電型ウェル抵抗層の両端
に、第１導電型の半導体基板の表面まで貫通する第２導
電型ウェル層からなる端子を形成し、第２導電型ウェル
抵抗層の上部の第１導電型の半導体基板の表面に第１導
電型ウェル層を形成し、この第１導電型ウェル層の表面
に第２導電型の不純物拡散層を形成することを特徴とす
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】上記のような構成とすることで、第１導電
型の半導体基板の表面に形成したＭＯＳトランジスタの
下方にイオン注入により抵抗素子を重ねて形成すること
ができる。これにより、半導体集積回路の集積度を向上
させることができる。また、第２導電型ウェル抵抗層
は、不純物としてリンを用い、第１導電型の半導体基板
に８００ＫｅＶでイオン注入することが好ましい。
型の半導体基板の表面に形成したＭＯＳトランジスタの
下方にイオン注入により抵抗素子を重ねて形成すること
ができる。これにより、半導体集積回路の集積度を向上
させることができる。また、第２導電型ウェル抵抗層
は、不純物としてリンを用い、第１導電型の半導体基板
に８００ＫｅＶでイオン注入することが好ましい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】
【発明の効果】以上詳細に説明した通り、本発明の半導
体装置は、第１導電型半導体基板の深部にイオン注入に
より第２導電型のウェル抵抗層を形成し、この第２導電
型のウェル抵抗層の上部に第１導電型のＭＯＳトランジ
スタを形成することができる。このため、従来のウェル
層を用いた抵抗のようにＭＯＳトランジスタ領域とは別
に形成領域を設定する必要がなく、半導体集積回路の集
積度を上げることができる。
体装置は、第１導電型半導体基板の深部にイオン注入に
より第２導電型のウェル抵抗層を形成し、この第２導電
型のウェル抵抗層の上部に第１導電型のＭＯＳトランジ
スタを形成することができる。このため、従来のウェル
層を用いた抵抗のようにＭＯＳトランジスタ領域とは別
に形成領域を設定する必要がなく、半導体集積回路の集
積度を上げることができる。
Claims (3)
- 【請求項１】 第１導電型の半導体基板の表面に第１導
電型ウェル層が形成され、該第１導電型ウェル層の表面
にＭＯＳトランジスタのソースまたはドレインをなす前
記第１導電型と逆の導電型である第２導電型の不純物拡
散層が形成され、前記第１導電型ウェル層の下方に第２
導電型ウェル層が形成され、該第２導電型ウェル層の両
端には、前記第１導電型の半導体基板の表面に達する第
２導電型ウェル層からなる端子が設けられていることを
特徴とする半導体装置。 - 【請求項２】 第１導電型の半導体基板の表面に素子分
離用酸化膜を形成し、前記第１導電型の半導体基板の深
部に、イオン注入により前記第１導電型と逆の導電型で
ある第２導電型ウェル層を形成し、 該第２導電型ウェル層の両端に、前記第１導電型の半導
体基板の表面まで貫通する第２導電型ウェル層からなる
端子を形成し、 前記第２導電型ウェル層の上部の第１導電型の半導体基
板の表面に第１導電型ウェル層を形成し、 該第１導電型ウェル層の表面に第２導電型の不純物拡散
層を形成することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記第２導電型ウェル層は、不純物とし
てリンを用い、第１導電型の半導体基板に８００ＫｅＶ
でイオン注入したことを特徴とする請求項２記載の半導
体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10101508A JPH11297847A (ja) | 1998-04-13 | 1998-04-13 | 半導体装置及びその製造方法 |
| US09/290,096 US6274422B1 (en) | 1998-04-13 | 1999-04-12 | Method for manufacturing a semiconductor device |
| KR1019990012817A KR19990083134A (ko) | 1998-04-13 | 1999-04-12 | 반도체 장치 및 그 제조방법 |
| DE19916575A DE19916575A1 (de) | 1998-04-13 | 1999-04-13 | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10101508A JPH11297847A (ja) | 1998-04-13 | 1998-04-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297847A true JPH11297847A (ja) | 1999-10-29 |
Family
ID=14302539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10101508A Pending JPH11297847A (ja) | 1998-04-13 | 1998-04-13 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6274422B1 (ja) |
| JP (1) | JPH11297847A (ja) |
| KR (1) | KR19990083134A (ja) |
| DE (1) | DE19916575A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010272803A (ja) * | 2009-05-25 | 2010-12-02 | Toshiba Corp | 半導体装置及びその製造方法 |
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| US6906959B2 (en) * | 2002-11-27 | 2005-06-14 | Advanced Micro Devices, Inc. | Method and system for erasing a nitride memory device |
| DE102004004585A1 (de) * | 2004-01-29 | 2005-08-18 | Infineon Technologies Ag | Integrierter Widerstand und Herstellungsverfahren |
| FR2884050B1 (fr) * | 2005-04-01 | 2007-07-20 | St Microelectronics Sa | Circuit integre comprenant un substrat et une resistance |
| US7910450B2 (en) * | 2006-02-22 | 2011-03-22 | International Business Machines Corporation | Method of fabricating a precision buried resistor |
| US7944000B2 (en) * | 2006-06-12 | 2011-05-17 | Ricoh Company, Ltd. | Semiconductor resistor, method of manufacturing the same, and current generating device using the same |
| US11152505B2 (en) * | 2018-06-28 | 2021-10-19 | Texas Instruments Incorporated | Drain extended transistor |
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| JPS5637645A (en) | 1979-09-04 | 1981-04-11 | Toshiba Corp | Semiconductor device |
| JPS5734356A (en) | 1980-08-11 | 1982-02-24 | Toshiba Corp | Semiconductor device |
| JPS60170961A (ja) | 1984-02-16 | 1985-09-04 | Nec Corp | 半導体装置 |
| JPS6123356A (ja) | 1984-07-11 | 1986-01-31 | Hitachi Micro Comput Eng Ltd | 半導体静電破壊防止装置 |
| JPH01264748A (ja) | 1988-04-15 | 1989-10-23 | Koyo Seiko Co Ltd | 増速機構内蔵工具アダプタ |
| JPH02189963A (ja) | 1989-01-18 | 1990-07-25 | Pioneer Electron Corp | 半導体装置 |
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| JPH07131035A (ja) | 1993-11-01 | 1995-05-19 | Masaki Esashi | ピエゾ抵抗素子の製造方法 |
| US5654860A (en) * | 1995-08-16 | 1997-08-05 | Micron Technology, Inc. | Well resistor for ESD protection of CMOS circuits |
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| US6100153A (en) * | 1998-01-20 | 2000-08-08 | International Business Machines Corporation | Reliable diffusion resistor and diffusion capacitor |
-
1998
- 1998-04-13 JP JP10101508A patent/JPH11297847A/ja active Pending
-
1999
- 1999-04-12 KR KR1019990012817A patent/KR19990083134A/ko not_active Application Discontinuation
- 1999-04-12 US US09/290,096 patent/US6274422B1/en not_active Expired - Fee Related
- 1999-04-13 DE DE19916575A patent/DE19916575A1/de not_active Ceased
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010272803A (ja) * | 2009-05-25 | 2010-12-02 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19916575A1 (de) | 1999-10-14 |
| US6274422B1 (en) | 2001-08-14 |
| KR19990083134A (ko) | 1999-11-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
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