JP2907435B2 - Ｍｉｓ型トランジスタ - Google Patents
Ｍｉｓ型トランジスタInfo
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- JP2907435B2 JP2907435B2 JP1038640A JP3864089A JP2907435B2 JP 2907435 B2 JP2907435 B2 JP 2907435B2 JP 1038640 A JP1038640 A JP 1038640A JP 3864089 A JP3864089 A JP 3864089A JP 2907435 B2 JP2907435 B2 JP 2907435B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、民生機器等に用いられる高耐圧用のMIS型
トランジスタに関するものである。
トランジスタに関するものである。
従来の技術 従来における高耐圧用の抵抗を第３図に示した断面図
より、また高耐圧用MOS型トランジスタを第４図に示し
た断面図より説明する。
より、また高耐圧用MOS型トランジスタを第４図に示し
た断面図より説明する。
従来の高耐圧用抵抗は、Ｎ型シリコン基板１の上にLO
COSと呼ばれる方法で選択的に厚膜の分離酸化膜２が形
成され、その下に濃い不純物濃度のＮ型拡散層によりチ
ャンネルストッパ領域３が形成され、シリコン基板１の
表面に形成された酸化シリコン膜４の上に配線層となる
多結晶シリコン膜５が形成され、多結晶シリコン膜５と
分離酸化膜２とで囲まれたシリコン基板１の上に低濃度
でＰ型の不純物の拡散層により浅い抵抗領域６が形成さ
れ、抵抗領域６の中に高濃度でＰ型の不純物の拡散層に
より抵抗コンタクト領域７が形成され、さらに表面が層
間絶縁膜８で覆われ、抵抗コンタクト領域７の上にコン
タクトホールを通して電極９が形成された構造である。
COSと呼ばれる方法で選択的に厚膜の分離酸化膜２が形
成され、その下に濃い不純物濃度のＮ型拡散層によりチ
ャンネルストッパ領域３が形成され、シリコン基板１の
表面に形成された酸化シリコン膜４の上に配線層となる
多結晶シリコン膜５が形成され、多結晶シリコン膜５と
分離酸化膜２とで囲まれたシリコン基板１の上に低濃度
でＰ型の不純物の拡散層により浅い抵抗領域６が形成さ
れ、抵抗領域６の中に高濃度でＰ型の不純物の拡散層に
より抵抗コンタクト領域７が形成され、さらに表面が層
間絶縁膜８で覆われ、抵抗コンタクト領域７の上にコン
タクトホールを通して電極９が形成された構造である。
一方、従来の高耐圧用MOS型トランジスタは、Ｎ型シ
リコン基板１の上にLOCOS法で分離酸化膜２が形成さ
れ、その下にＮ型の高濃度な不純物の拡散層によりチャ
ンネルストッパ領域３が形成され、シリコン基板１の表
面にゲート酸化膜10と多結晶シリコン膜によるゲート電
極11が積層して選択的に形成され、ボロンイオン等の注
入によりＰ型のソース領域12とドレイン領域13が形成さ
れ、同種の不純物をイオン注入することにより、図中、
点線で示すようにドレイン領域13とゲート電極11の間に
低不純物濃度の拡散層によりオフセット領域14がドレイ
ン領域13の底部がオフセット領域14より深くなるように
形成され、さらに表面が層間絶縁膜15で覆われ、ドレイ
ン領域13の上にドレイン電極16がソース領域12の上にソ
ース電極17が形成された構造である。
リコン基板１の上にLOCOS法で分離酸化膜２が形成さ
れ、その下にＮ型の高濃度な不純物の拡散層によりチャ
ンネルストッパ領域３が形成され、シリコン基板１の表
面にゲート酸化膜10と多結晶シリコン膜によるゲート電
極11が積層して選択的に形成され、ボロンイオン等の注
入によりＰ型のソース領域12とドレイン領域13が形成さ
れ、同種の不純物をイオン注入することにより、図中、
点線で示すようにドレイン領域13とゲート電極11の間に
低不純物濃度の拡散層によりオフセット領域14がドレイ
ン領域13の底部がオフセット領域14より深くなるように
形成され、さらに表面が層間絶縁膜15で覆われ、ドレイ
ン領域13の上にドレイン電極16がソース領域12の上にソ
ース電極17が形成された構造である。
以上の構造により、抵抗とMOS型トランジスタのそれ
ぞれのシリコン基板11に対するブレークダウン電圧（以
下耐圧と記す）は低不純物濃度のＰ型拡散層による抵抗
領域６とオフセット領域14および高不純物濃度のＰ型拡
散層による抵抗コンタクト領域７とドレイン領域13の２
重構造によって向上する。
ぞれのシリコン基板11に対するブレークダウン電圧（以
下耐圧と記す）は低不純物濃度のＰ型拡散層による抵抗
領域６とオフセット領域14および高不純物濃度のＰ型拡
散層による抵抗コンタクト領域７とドレイン領域13の２
重構造によって向上する。
発明が解決しようとする課題 第５図に従来の構造における耐圧と低不純物濃度のＰ
型拡散層の不純物濃度の関係を示す。図から判るように
耐圧はピークを持ち、濃度依存性が非常に大きい。この
理由として、不純物濃度が低い時、耐圧は高不純物濃度
のＰ型拡散層と低不純物濃度のＰ型拡散層の交差した領
域で規定され、低不純物濃度の拡散層側の濃度が増加す
るに従い、高不純物濃度の拡散層側の底部における電界
集中が緩和され、耐圧が増加する。
型拡散層の不純物濃度の関係を示す。図から判るように
耐圧はピークを持ち、濃度依存性が非常に大きい。この
理由として、不純物濃度が低い時、耐圧は高不純物濃度
のＰ型拡散層と低不純物濃度のＰ型拡散層の交差した領
域で規定され、低不純物濃度の拡散層側の濃度が増加す
るに従い、高不純物濃度の拡散層側の底部における電界
集中が緩和され、耐圧が増加する。
次に、低不純物濃度のＰ型拡散層の不純物濃度がさら
に増加すると、抵抗の耐圧は酸化シリコン膜４を介して
多結晶シリコン膜５と抵抗領域６のエッヂ部、MOS型ト
ランジスタの耐圧はゲート酸化膜10を介して、ゲート電
極11とオフセット領域のエッヂ部における電界集中によ
って規定される。したがって、抵抗領域６やオフセット
領域14の低不純物濃度の拡散層における濃度が増加する
に従い、電界集中が強まり耐圧が減少する。
に増加すると、抵抗の耐圧は酸化シリコン膜４を介して
多結晶シリコン膜５と抵抗領域６のエッヂ部、MOS型ト
ランジスタの耐圧はゲート酸化膜10を介して、ゲート電
極11とオフセット領域のエッヂ部における電界集中によ
って規定される。したがって、抵抗領域６やオフセット
領域14の低不純物濃度の拡散層における濃度が増加する
に従い、電界集中が強まり耐圧が減少する。
このように、従来の構造を用いた抵抗とMOS型トラン
ジスタでは、耐圧と不純物濃度との依存性が大きく、耐
圧の最適化と製造時の再現性を確保することに問題があ
った。
ジスタでは、耐圧と不純物濃度との依存性が大きく、耐
圧の最適化と製造時の再現性を確保することに問題があ
った。
本発明は、耐圧と不純物濃度の依存性を小さくし、高
耐圧MIS型トランジスタを提供することを目的とするも
のである。
耐圧MIS型トランジスタを提供することを目的とするも
のである。
課題を解決するための手段 本発明の高耐圧用MIS型トランジスタは、一導電型の
半導体基板表面に積層されたゲート絶縁膜およびゲート
電極と、前記ゲート電極と、前記ゲート絶縁膜に対して
片側の前記半導体基板中に形成された前記半導体基板と
は逆導電型のオフセット領域と、前記ゲート絶縁膜より
離れ、かつ同オフセット領域に接続され底部が前記オフ
セット領域よりも深い前記半導体基板とは逆導電型のド
レイン領域と、前記オフセット領域内にあって同ドレイ
ン領域を囲み、かつ底部が前記オフセット領域と前記ド
レイン領域より深い前記半導体基板とは逆導電型のウェ
ル領域と、前記ゲート絶縁膜に対して反対側の前記半導
体基板中に形成された前記半導体基板とは逆導電型のソ
ース領域および前記ドレイン領域と前記ソース領域の上
に形成された電極を備えるとともに、前記オフセット領
域の不純物濃度が前記ドレイン領域より低く、前記ウェ
ル領域の不純物濃度より高いことを特徴とするものであ
る。
半導体基板表面に積層されたゲート絶縁膜およびゲート
電極と、前記ゲート電極と、前記ゲート絶縁膜に対して
片側の前記半導体基板中に形成された前記半導体基板と
は逆導電型のオフセット領域と、前記ゲート絶縁膜より
離れ、かつ同オフセット領域に接続され底部が前記オフ
セット領域よりも深い前記半導体基板とは逆導電型のド
レイン領域と、前記オフセット領域内にあって同ドレイ
ン領域を囲み、かつ底部が前記オフセット領域と前記ド
レイン領域より深い前記半導体基板とは逆導電型のウェ
ル領域と、前記ゲート絶縁膜に対して反対側の前記半導
体基板中に形成された前記半導体基板とは逆導電型のソ
ース領域および前記ドレイン領域と前記ソース領域の上
に形成された電極を備えるとともに、前記オフセット領
域の不純物濃度が前記ドレイン領域より低く、前記ウェ
ル領域の不純物濃度より高いことを特徴とするものであ
る。
作用 高耐圧MIS型トランジスタの基板に対する耐圧は、浅
いオフセット領域の不純物濃度に依存し、浅いオフセッ
ト領域の不純物濃度が低い時には耐圧はオフセット領域
の濃度勾配が急峻である領域に電界が集中し易く、低不
純物濃度のオフセット領域と高不純物濃度のドレイン領
域の交差する領域における電界集中で規定される。
いオフセット領域の不純物濃度に依存し、浅いオフセッ
ト領域の不純物濃度が低い時には耐圧はオフセット領域
の濃度勾配が急峻である領域に電界が集中し易く、低不
純物濃度のオフセット領域と高不純物濃度のドレイン領
域の交差する領域における電界集中で規定される。
本発明によれば、高不純物濃度のドレイン領域を包み
込むようにウェル領域が形成されるため、不純物の濃度
勾配をゆるやかにすることで、この領域での電界集中を
緩和させることができる。
込むようにウェル領域が形成されるため、不純物の濃度
勾配をゆるやかにすることで、この領域での電界集中を
緩和させることができる。
この結果、浅い低不純物濃度のオフセット領域の不純
物濃度を低くしても、耐圧の低下は起こらず、ピーク値
を維持することが可能となる。
物濃度を低くしても、耐圧の低下は起こらず、ピーク値
を維持することが可能となる。
実施例 本発明のMIS型トランジスタの実施例を図面に従いな
がら説明する。第１図は抵抗と本発明のMOS型トランジ
スタが同一基板上に形成された半導体集積回路の断面図
である。
がら説明する。第１図は抵抗と本発明のMOS型トランジ
スタが同一基板上に形成された半導体集積回路の断面図
である。
これは、Ｎ型のシリコン基板１の上にLOCOS酸化法に
より選択的に厚膜の分離酸化膜２が形成され、この分離
酸化膜２の下に、Ｎ型のチャンネルストッパ領域18とＰ
型のチャンネルストッパ領域19が形成され、シリコン基
板１の表面にゲート酸化膜10と多結晶シリコンによるゲ
ート電極11が積層して選択的に形成され、シリコン基板
１の抵抗形成領域にＰ型の抵抗コンタクト領域７が、Ｐ
チャンネルMOS型トランジスタ形成領域にＰ型のソース
領域12とドレイン領域13が、ＮチャンネルMOS型トラン
ジスタ形成領域にＮ型のソース領域20とドレイン領域21
が形成され、抵抗コンタクト領域７を平面的に包囲して
抵抗領域６が形成され、Ｐ型のドレイン領域13とゲート
電極11の間に低不純物濃度のＰ型拡散層によるオフセッ
ト領域14がＰ型のドレイン領域の深さがオフセット領域
14より深くなるように形成され、平面的に抵抗領域６内
にあって抵抗コンタクトホールを囲んでＰ型のウェル領
域22が、平面的にオフセット領域14内にあってドレイン
領域13を囲んでＰ型のウェル領域23が、ＮチャンネルMO
S型トランジスタ形成領域にＰ型のウェル領域24が形成
された構造である。なお図面では層間絶縁膜と各電極は
簡略化のため省略した。
より選択的に厚膜の分離酸化膜２が形成され、この分離
酸化膜２の下に、Ｎ型のチャンネルストッパ領域18とＰ
型のチャンネルストッパ領域19が形成され、シリコン基
板１の表面にゲート酸化膜10と多結晶シリコンによるゲ
ート電極11が積層して選択的に形成され、シリコン基板
１の抵抗形成領域にＰ型の抵抗コンタクト領域７が、Ｐ
チャンネルMOS型トランジスタ形成領域にＰ型のソース
領域12とドレイン領域13が、ＮチャンネルMOS型トラン
ジスタ形成領域にＮ型のソース領域20とドレイン領域21
が形成され、抵抗コンタクト領域７を平面的に包囲して
抵抗領域６が形成され、Ｐ型のドレイン領域13とゲート
電極11の間に低不純物濃度のＰ型拡散層によるオフセッ
ト領域14がＰ型のドレイン領域の深さがオフセット領域
14より深くなるように形成され、平面的に抵抗領域６内
にあって抵抗コンタクトホールを囲んでＰ型のウェル領
域22が、平面的にオフセット領域14内にあってドレイン
領域13を囲んでＰ型のウェル領域23が、ＮチャンネルMO
S型トランジスタ形成領域にＰ型のウェル領域24が形成
された構造である。なお図面では層間絶縁膜と各電極は
簡略化のため省略した。
次に、この構造を得るための製造方法を第２図に示し
た工程断面図を参照して説明する。
た工程断面図を参照して説明する。
第２図（ａ）に示すように、まず、比抵抗が数Ω−cm
のＮ型シリコン基板１の上に選択的にボロンイオンを注
入し、その後熱拡散により不純物濃度が２×1016cm-3の
Ｐ型のウェル領域22,23および24を形成する。次に分離
酸化膜形成領域に、Ｎ型のシリコン基板１の上には燐イ
オンを注入してＮ型のチャンネルストッパ領域18を、Ｎ
チャンネルMOS型トランジスタを形成するＰウェル領域2
4ならばボロンイオンをイオン注入してＰ型のチャンネ
ルストッパ領域19を形成する。その後、分離領域のみを
選択的に酸化して分離酸化膜２を形成する。こののち、
シリコン基板１の表面を酸化してゲート酸化膜10を形成
する。次に、第２図（ｂ）に示すようにゲート酸化膜10
の上にゲート電極11を形成する。ゲート電極11は多結晶
シリコン膜で形成するが、燐のガス拡散等によりＮ型の
導電膜にする。次に、Ｐ型の不純物（例えばボロン等）
をイオン注入し、ＰチャンネルMOS型トランジスタのソ
ース領域12とドレイン領域13および抵抗コンタクト領域
７を形成する。
のＮ型シリコン基板１の上に選択的にボロンイオンを注
入し、その後熱拡散により不純物濃度が２×1016cm-3の
Ｐ型のウェル領域22,23および24を形成する。次に分離
酸化膜形成領域に、Ｎ型のシリコン基板１の上には燐イ
オンを注入してＮ型のチャンネルストッパ領域18を、Ｎ
チャンネルMOS型トランジスタを形成するＰウェル領域2
4ならばボロンイオンをイオン注入してＰ型のチャンネ
ルストッパ領域19を形成する。その後、分離領域のみを
選択的に酸化して分離酸化膜２を形成する。こののち、
シリコン基板１の表面を酸化してゲート酸化膜10を形成
する。次に、第２図（ｂ）に示すようにゲート酸化膜10
の上にゲート電極11を形成する。ゲート電極11は多結晶
シリコン膜で形成するが、燐のガス拡散等によりＮ型の
導電膜にする。次に、Ｐ型の不純物（例えばボロン等）
をイオン注入し、ＰチャンネルMOS型トランジスタのソ
ース領域12とドレイン領域13および抵抗コンタクト領域
７を形成する。
なお、この時の不純物濃度は１〜５×1020cm-3とす
る。またＰチャンネルMOS型トランジスタのゲート電極1
1とドレイン領域13は、オフセット領域形成のため所定
の間隔を設けておく。
る。またＰチャンネルMOS型トランジスタのゲート電極1
1とドレイン領域13は、オフセット領域形成のため所定
の間隔を設けておく。
次にＮ型不純物（例えば砒素）をイオン注入し、Ｎチ
ャンネルMOS型トランジスタのソース領域20とドレイン
領域21を形成する。続いて抵抗とＰチャンネルMOS型ト
ランジスタの形成領域にＰ型不純物（例えばボロン等）
をイオン注入し、ＰチャンネルMOS型トランジスタのゲ
ート電極11とドレイン領域13の間にオフセット領域14
を、抵抗形成領域に抵抗領域６を形成する。
ャンネルMOS型トランジスタのソース領域20とドレイン
領域21を形成する。続いて抵抗とＰチャンネルMOS型ト
ランジスタの形成領域にＰ型不純物（例えばボロン等）
をイオン注入し、ＰチャンネルMOS型トランジスタのゲ
ート電極11とドレイン領域13の間にオフセット領域14
を、抵抗形成領域に抵抗領域６を形成する。
なお、このときの不純物濃度を６〜７×1016cm-3とす
る。
る。
また、実施例ではＰチャンネルMOS型トランジスタに
のみオフセット領域とウェル領域23を設けたが、Ｎチャ
ンネルMOS型トランジスタにオフセット領域を設けＰウ
ェル領域24の中にＮウェル領域を設けてもよい。
のみオフセット領域とウェル領域23を設けたが、Ｎチャ
ンネルMOS型トランジスタにオフセット領域を設けＰウ
ェル領域24の中にＮウェル領域を設けてもよい。
発明の効果 以上説明したように、本発明によれば、従来の抵抗及
び高耐圧MOS型トランジスタにウェル領域を追加するだ
けで、ばらつきが少なく、不純物濃度依存性の小さい高
耐圧素子ができる。また、例えば、抵抗およびＰチャン
ネルMOS型トランジスタに用いる前記Ｐ型ウェル領域は
ＮチャンネルMOS型トランジスタを形成するのに用いる
Ｐ型ウェル領域をそのまま使用でき、新たな工程の追加
が必要なく、製造コスト的にも非常に有利である。
び高耐圧MOS型トランジスタにウェル領域を追加するだ
けで、ばらつきが少なく、不純物濃度依存性の小さい高
耐圧素子ができる。また、例えば、抵抗およびＰチャン
ネルMOS型トランジスタに用いる前記Ｐ型ウェル領域は
ＮチャンネルMOS型トランジスタを形成するのに用いる
Ｐ型ウェル領域をそのまま使用でき、新たな工程の追加
が必要なく、製造コスト的にも非常に有利である。
第１図は本発明のMIS型トランジスタの実施例を示す半
導体集積回路の断面図、第２図は本発明の実施例に基づ
く製造工程の手順を示す工程断面図、第３図は従来技術
による抵抗の断面図、第４図は従来技術による高耐圧用
ＰチャンネルMOS型トランジスタの断面図、第５図は耐
圧と低不純物濃度のＰ型拡散層の不純物濃度との関係を
示す図である。 １……シリコン基板、２……分離酸化膜、６……抵抗領
域、７……抵抗コンタクト領域、10……ゲート酸化膜、
11……ゲート電極、12……Ｐ型のソース領域、13……Ｐ
型のドレイン領域、14……オフセット領域、18……Ｎ型
のチャンネルストッパ領域、19……Ｐ型のチャンネルス
トッパ領域、20……Ｎ型のソース領域、21……Ｎ型のド
レイン領域、22,23,24……Ｐ型のウェル領域。
導体集積回路の断面図、第２図は本発明の実施例に基づ
く製造工程の手順を示す工程断面図、第３図は従来技術
による抵抗の断面図、第４図は従来技術による高耐圧用
ＰチャンネルMOS型トランジスタの断面図、第５図は耐
圧と低不純物濃度のＰ型拡散層の不純物濃度との関係を
示す図である。 １……シリコン基板、２……分離酸化膜、６……抵抗領
域、７……抵抗コンタクト領域、10……ゲート酸化膜、
11……ゲート電極、12……Ｐ型のソース領域、13……Ｐ
型のドレイン領域、14……オフセット領域、18……Ｎ型
のチャンネルストッパ領域、19……Ｐ型のチャンネルス
トッパ領域、20……Ｎ型のソース領域、21……Ｎ型のド
レイン領域、22,23,24……Ｐ型のウェル領域。
Claims (1)
- 【請求項１】一導電型の半導体基板表面に積層されたゲ
ート絶縁膜およびゲート電極と、前記ゲート電極と、前
記ゲート絶縁膜に対して片側の前記半導体基板中に形成
された前記半導体基板とは逆導電型のオフセット領域
と、前記ゲート絶縁膜より離れ、かつ同オフセット領域
に接続され底部が前記オフセット領域よりも深い前記半
導体基板とは逆導電型のドレイン領域と、平面的に前記
オフセット領域内にあって同ドレイン領域を囲み、かつ
底部が前記オフセット領域と前記ドレイン領域より深い
前記半導体基板とは逆導電型のウェル領域と、前記ゲー
ト絶縁膜に対して反対側の前記半導体基板中に形成され
た前記半導体基板とは逆導電型のソース領域および前記
ドレイン領域と前記ソース領域の上に形成された電極を
備えるとともに、前記オフセット領域の不純物濃度が前
記ドレイン領域より低く、前記ウェル領域の不純物濃度
より高いことを特徴とするMIS型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038640A JP2907435B2 (ja) | 1989-02-17 | 1989-02-17 | Ｍｉｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038640A JP2907435B2 (ja) | 1989-02-17 | 1989-02-17 | Ｍｉｓ型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02218153A JPH02218153A (ja) | 1990-08-30 |
| JP2907435B2 true JP2907435B2 (ja) | 1999-06-21 |
Family
ID=12530841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1038640A Expired - Lifetime JP2907435B2 (ja) | 1989-02-17 | 1989-02-17 | Ｍｉｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907435B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1498956A4 (en) * | 2002-04-25 | 2008-04-09 | Sanken Electric Co Ltd | SEMICONDUCTOR ELEMENT AND METHOD FOR THE PRODUCTION THEREOF |
| DE102004004585A1 (de) * | 2004-01-29 | 2005-08-18 | Infineon Technologies Ag | Integrierter Widerstand und Herstellungsverfahren |
| JP5044146B2 (ja) * | 2006-06-01 | 2012-10-10 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2445617A1 (fr) * | 1978-12-28 | 1980-07-25 | Ibm France | Resistance a tension de claquage amelioree obtenue par une double implantation ionique dans un substrat semi-conducteur et son procede de fabrication |
| JPS6327062A (ja) * | 1986-07-18 | 1988-02-04 | Nec Corp | Ｍｉｓ型電界効果トランジスタ |
| JPS63161660A (ja) * | 1986-12-25 | 1988-07-05 | Toshiba Corp | 半導体装置 |
-
1989
- 1989-02-17 JP JP1038640A patent/JP2907435B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02218153A (ja) | 1990-08-30 |
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