JP5044146B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に同一半導体基板上にＭＯＳトランジスタ及び抵抗を備える半導体装置に関するものである。
従来より、同一半導体基板上にＭＯＳトランジスタ及び抵抗を混載する半導体装置が知られている。このような半導体装置を利用するものとして蛍光表示管の駆動回路が知られている。蛍光表示管は、ＶＦＤ（Vacuum Fluorescent Display）とも呼ばれ、真空容器内でカソード電極から飛び出した電子が、グリッド電極で制御され、アノード電極にある蛍光体に衝突することで発光する素子である。蛍光表示管はオーディオ機器，時計，電子計算機等の数字表示部として用いられている。
このような蛍光表示管を発光させるためにはアノード電極及びグリッド電極に高電圧が必要であり、駆動回路の出力段は一般的に以下のように構成されている。この駆動回路の出力段は、図２に示すように出力端子Ｏｕｔと電源電圧ＶＤＤとの間に接続されたＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳ）１００と、ＰＭＯＳ１００のドレイン側と負電圧供給端子１０１との間に接続されたプルダウン抵抗１０２とを備えている。また、ＰＭＯＳ１００のバックゲートは電源電圧ＶＤＤに接続されている。出力端子Ｏｕｔは不図示のグリッド電極及びアノード電極と接続されている。
ＰＭＯＳ１００のゲートには不図示の論理回路の出力信号（ドライバ信号ＤＲＶ）が印加され、これによってＰＭＯＳ１００のオン・オフが制御されている。そしてＰＭＯＳ１００の制御によって、グリッド電極及びアノード電極に所定の電圧（ハイレベルとロウレベル）が供給される。電源電圧ＶＤＤは例えば約５Ｖであり、負電圧供給端子１０１は−３０Ｖ〜−４０Ｖ程度の負電圧を供給する。
次に、ＰＭＯＳ１００のデバイス構造について図３を参照しながら説明する。図３（ａ）はＰＭＯＳ１００の平面図であり、図３（ｂ）は図３（ａ）のＹ−Ｙ線に沿った断面図である。このＰＭＯＳ１００は複数のＭＯＳトランジスタ構造が全体として一つの高耐圧のＰＭＯＳ１００を成すように構成されている。
図３（ａ），（ｂ）に示すようにＰＭＯＳ１００の形成領域ではＰ型の半導体基板１０５の表面にＮ型のウェル領域１０６が形成され、当該ウェル領域１０６上にロコス法等による素子分離絶縁膜１０７が形成されている。また、素子分離絶縁膜１０７が形成されていない半導体基板１０５（ウェル領域１０６）の表面上にはゲート絶縁膜（不図示）を介して複数のゲート電極１０８がそれぞれ環状に形成されている。また、ゲート電極１０８で囲まれた半導体基板１０５（ウェル領域１０６）の表面上にはＰ−型の低濃度ドレイン領域１０９が形成され、低濃度ドレイン領域１０９の表面上にはコンタクト用のＰ＋型の高濃度ドレイン領域１１０が形成されている。また、ゲート電極１０８の環外の半導体基板１０５（ウェル領域１０６）の表面上には、低濃度ドレイン領域１０９に対応するＰ＋型の高濃度ソース領域１１１が各ゲート電極１０８の周囲を囲うようにして形成されている。
ゲート電極１０８を含め半導体基板１０５の表面上には層間絶縁膜１１２が形成され、当該層間絶縁膜１１２には高濃度ドレイン領域１１０及び高濃度ソース領域１１１に至るコンタクト部１１３が形成されている。また、当該コンタクト部１１３に配線層１１４，１１５が形成されている。配線層１１４は各高濃度ソース領域１１１と共通接続された配線層であり、配線層１１５は各高濃度ドレイン領域１１０と共通接続された配線層である。配線層１１４は電源電圧ＶＤＤと接続され、配線層１１５は出力端子Ｏｕｔ及び後述するプルダウン抵抗１０２の一端と接続されている。また、各ゲート電極１０８にはドライバ信号ＤＲＶが印加されている。
次に、プルダウン抵抗１０２のデバイス構造について図４を参照しながら説明する。図４（ａ）はプルダウン抵抗１０２の平面図であり、図４（ｂ）は図４（ａ）のＺ−Ｚ線に沿った断面図である。
図４（ａ），（ｂ）に示すようにプルダウン抵抗１０２の形成領域では半導体基板１０５の表面にＮ型のウェル領域１２０が形成され、このウェル領域１２０内には当該プルダウン抵抗１０２と他の素子（上記ＰＭＯＳ１００等）とを素子分離するための素子分子絶縁膜１２１がロコス法等により形成されている。素子分離絶縁膜１２１で囲まれたウェル領域１２０表面には低濃度のＰ型不純物が注入されたＰ−型の抵抗層１２２が形成され、さらに高濃度のＰ型不純物が注入されたＰ＋型の電極取出し層１２３が島状に形成されている。
対向する電極取出し層１２３の間には電圧依存性を抑止するためにＰ型不純物イオンの注入がなされ、不純物層１２４（ＦＰ）が形成されている。電極取出し層１２３上にはコンタクト部１２５，１２６が形成され、当該コンタクト部１２５，１２６に配線層１２７，１２８が形成されている。一方のコンタクト部１２５は配線層１２７を介して上記ＰＭＯＳ１０５のドレイン側及び出力端子Ｏｕｔと接続され、他方のコンタクト部１２６は配線層１２８を介して負電圧供給端子１０１と接続されている。
上述した技術は、例えば以下の特許文献に記載されている。
特開平９−２６７５８号公報 特開２００３−２２４２６７号公報
しかしながら、上述した抵抗（プルダウン抵抗１０２）は抵抗層１２２に隣接して素子分離絶縁膜１２１が形成されている。そのため、素子分離絶縁膜１２１の端部で応力が集中し、抵抗層１２２とウェル領域１２０間での耐圧劣化が懸念されていた。
また、近年は半導体集積回路が高密度化，高機能化しているため、それぞれの半導体素子の面積を可能な限り小さくすることが要求されている。従って、上述したようなＭＯＳトランジスタと抵抗を混載した半導体装置も可能な限り小さくすることが好ましい。
そこで本発明は、信頼性の高い抵抗を提供することを目的とする。また、同一半導体基板上にＭＯＳトランジスタと抵抗を混載する半導体装置の小型化を図ることを目的とする。
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。
すなわち、本発明の半導体装置は、第１導電型の半導体基板上にＭＯＳトランジスタ及び抵抗を備える半導体装置であって、前記ＭＯＳトランジスタは前記半導体基板の表面に形成された第２導電型のウェル層内に形成された第１導電型の低濃度のドレイン領域と、この低濃度のドレイン領域上に形成された高濃度のドレイン領域と、前記ウェル層上であって前記低濃度のドレイン領域を囲むようにして環状に形成されたゲート電極と、前記ゲート電極を囲うように形成された第１導電型のソース領域とを備え、前記抵抗は、前記ＭＯＳトランジスタが形成されたウェル層と同一のウェル層内に形成され、前記ウェル層の表面に形成された第１導電型の抵抗層と、前記ウェル層上であって前記抵抗層を囲むようにして環状に形成された導電層と、前記抵抗層の表面に形成された第１導電型の一対の電極取り出し層と、該一対の電極取り出し層の間に形成された第１導電型の不純物層とを備え、前記ウェル層上に形成された素子分離絶縁膜で囲まれた一つの領域内に前記ＭＯＳトランジスタと前記抵抗の両者が形成されており、前記低濃度のドレイン領域及び前記抵抗層は、同一のイオン注入工程で形成されたことを特徴とする。
本発明は、抵抗層を導電層で囲むことで素子分離絶縁膜と接しないように構成している。そのため、素子分離絶縁膜の端部での応力集中による耐圧劣化を回避することができ、抵抗の信頼性を向上させることができる。また、素子分離絶縁膜で囲まれた一つの領域内にＭＯＳトランジスタと抵抗の両者を形成した場合には、従来ＭＯＳトランジスタと抵抗間にあった素子分離絶縁膜の長いスペースが必要なくなり、半導体装置を小型にすることができる。
次に、本発明を実施するための最良の形態に係る半導体装置について図１及び図２を参照しながら説明する。本実施形態の半導体装置を用いた蛍光表示管の駆動回路の回路図の概略は従来（図２）と同様であるため、その説明を省略するか簡略し、主にデバイス構造について詳細に説明する。図１（ａ）は本実施形態に係る半導体装置の平面図であり、図１（ｂ）は図１（ａ）のＸ‐Ｘ線に沿った断面図である。
この半導体装置は大きく分けてＰＭＯＳ１の領域とプルダウン抵抗２の領域とから成る。ＰＭＯＳ１は、複数のＰチャネル型ＭＯＳトランジスタ構造が全体として一つの高耐圧のＰＭＯＳ１を成すように構成されている。なお、一つのＰチャネル型ＭＯＳトランジスタ構造と抵抗とで構成することも当然可能である。また、プルダウン抵抗２と同様の抵抗を複数配置することも可能である。
まず、ＰＭＯＳ１について説明する。図１（ａ），（ｂ）に示すようにＰ型の半導体基板１０の表面にＮ型のウェル領域１１が形成されている。
また、半導体基板１０（ウェル領域１１）の表面上にはゲート絶縁膜（不図示）を介してゲート電極１２がそれぞれ環状に形成されている。また、ゲート電極１２で囲まれた半導体基板１０（ウェル領域１１）の表面上にはＰ−型の低濃度ドレイン領域１３が形成され、低濃度ドレイン領域１３の表面上にはコンタクト用のＰ＋型の高濃度ドレイン領域１４が形成されている。ゲート電極１２の環外の半導体基板１０（ウェル領域１１）の表面上には、低濃度ドレイン領域１３に対応するＰ＋型の高濃度ソース領域１５が各ゲート電極１２を囲うようにして形成されている。また、図１（ｂ）に示すように隣り合う低濃度ドレイン領域１３はそれぞれ所定のスペースＬだけ離間し、高耐圧を補償している。
高濃度ドレイン領域１４及び高濃度ソース領域１５上にはコンタクト部１６が形成され、当該コンタクト部１６に配線層１７，１８が形成されている。配線層１７は各高濃度ソース領域１５と共通接続された配線層であり、配線層１８は各高濃度ドレイン領域１４と共通接続された配線層である。
また、配線層１７は電源電圧ＶＤＤと接続され、配線層１８は出力端子Ｏｕｔ及び後述するプルダウン抵抗２の一端と接続されている。
次にプルダウン抵抗２について説明する。プルダウン抵抗２はウェル領域１１のうちＰＭＯＳ１が形成された領域を除く領域の表面に形成されている。ウェル領域１１の表面上には高耐圧となるようにＰ−型（低濃度）の抵抗層２０が形成され、さらにコンタクトをとるためのＰ＋型（高濃度）の電極取出し層２１が抵抗層２０の表面に島状に形成されている。抵抗層２０はＰＭＯＳ１の低濃度ドレイン領域１３を形成する際のイオン注入と同一工程で形成することが可能である。また、本実施形態では図１（ｂ）に示すように抵抗層２０と、隣り合う低濃度ドレイン領域１３とを所定の距離Ｍだけ離間することでプルダウン抵抗２の高耐圧を補償している。対向する電極取出し層２１の間には電圧依存性を抑止するためにＰ型の不純物イオンの注入がなされ、不純物層２２（ＦＰ）が形成されている。
電極取出し層２１上にはコンタクト部２３，２４が形成され、当該コンタクト部に配線層２５，２６が形成されている。一方のコンタクト部２３は配線層２５を介してＰＭＯＳ１の配線層１８と接続され、さらにその接続点は出力端子Ｏｕｔと接続されている。他方のコンタクト部２４は配線層２６を介して負電圧供給端子１０１と接続されている。
また、ウェル領域１１の表面上には抵抗層２０を囲むようにして導電層３０（例えばポリシリコン層）が形成されている。この導電層３０は電源電圧ＶＤＤと接続されている。導電層３０はＭＯＳトランジスタ構造でいうゲートの機能を有しており、本実施形態では動作中においてＰＭＯＳ１とプルダウン抵抗２とを分離している。つまり、通常動作中には導電層３０に所定のハイレベル（本実施形態では電源電圧ＶＤＤ）が印加されるため、導電層３０の下部にチャネルは形成されず、当該導電層３０下部に余計な電流が流れることはない。なお、図１（ａ）では導電層３０が配線層１７を介して電源電圧ＶＤＤと接続されているが、別配線で電源電圧ＶＤＤと接続してもよい。
導電層３０はＰＭＯＳ１のゲート電極１２と同一プロセスで形成できるため製造プロセスが複雑になることはない。
ゲート電極１２や導電層３０を含め半導体基板１０の表面上には層間絶縁膜３１が形成され、当該層間絶縁膜３１に高濃度ドレイン領域１４，高濃度ソース領域１５，電極取出し層２１に至る各コンタクト部１６，２３，２４が形成されている。また、ＰＭＯＳ１とプルダウン抵抗２の全体を囲むように素子分離絶縁膜３２がロコス法等で形成されている。
このように、本実施形態の半導体装置によれば、素子分離絶縁膜（３２）で囲まれる一つの領域内にＭＯＳトランジスタと抵抗の両者を混載することができる。そのため、素子の面積を小さくすることができる。また、抵抗層（２０）と、隣り合うＭＯＳトランジスタ不純物領域（本実施形態では低濃度ドレイン領域１３）のスペースＭをＭＯＳトランジスタの低濃度不純物領域間のスペースＬと同一とし、さらには導電層（３０）のデザインをＭＯＳトランジスタのゲート電極（１２）と同じにすることで、ＭＯＳトランジスタ及び抵抗の耐圧を補償しながら最小サイズの素子を形成することができる。
また、ロコス法等による素子分離絶縁膜を用いずに導電層を用いることで抵抗と他の素子を分離している。かかる構成によれば、抵抗の抵抗層が素子分離絶縁膜と接しないので耐圧の劣化を防止し、信頼性を向上させることができる。
なお、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で設計変更が可能であることは言うまでも無い。例えば上記ではプルダウン抵抗であるがプルアップ抵抗として構成することもできる。本発明は、半導体基板上に抵抗を備える半導体装置に広く適用できるものであり、特にＭＯＳトランジスタと抵抗の両者を混載する半導体装置に好適である。
本発明の実施形態に係る半導体装置を説明する説明する平面図及び断面図である。 本発明及び従来の実施形態に係る半導体装置を説明する回路図である。 従来の半導体装置を説明する平面図及び断面図である。 従来の半導体装置を説明する平面図及び断面図である。
符号の説明
１ Ｐチャネル型ＭＯＳトランジスタ ２ プルダウン抵抗 １０ 半導体基板
１１ ウェル領域 １２ ゲート電極 １３ 低濃度ドレイン領域
１４ 高濃度ドレイン領域 １５ 高濃度ソース領域 １６ コンタクト部
１７ 配線層 １８ 配線層 ２０ 抵抗層 ２１ 電極取出し層
２２ 不純物層 ２３ コンタクト部 ２４ コンタクト部 ２５ 配線層
２６ 配線層 ３０ 導電層 ３１ 層間絶縁膜 ３２ 素子分離絶縁膜
１００ Ｐチャネル型ＭＯＳトランジスタ １０１ 負電圧供給端子
１０２ プルダウン抵抗 １０５ 半導体基板 １０６ ウェル領域
１０７ 素子分離絶縁膜 １０８ ゲート電極 １０９ 低濃度ドレイン領域
１１０ 高濃度ドレイン領域 １１１ 高濃度ソース領域 １１２ 層間絶縁膜
１１３ コンタクト部 １１４ 配線層 １１５ 配線層
１２０ ウェル領域 １２１ 素子分離絶縁膜 １２２ 抵抗層
１２３ 電極取出し層 １２４ 不純物層 １２５ コンタクト部
１２６ コンタクト部 １２７ 配線層 １２８ 配線層 ＶＤＤ 電源電圧
ＤＲＶ ドライバ信号 Ｏｕｔ 出力端子

Claims (2)

  1. 第１導電型の半導体基板上にＭＯＳトランジスタ及び抵抗を備える半導体装置であって、前記ＭＯＳトランジスタは前記半導体基板の表面に形成された第２導電型のウェル層内に形成された第１導電型の低濃度ドレイン領域と、この低濃度ドレイン領域の表面に形成された高濃度ドレイン領域と、前記ウェル層上であって前記低濃度ドレイン領域を囲むようにして環状に形成されたゲート電極と、前記ゲート電極を囲うように形成された第１導電型のソース領域とを備え、
    前記抵抗は、前記ＭＯＳトランジスタが形成されたウェル層と同一のウェル層内に形成され、前記ウェル層の表面に形成された第１導電型の抵抗層と、前記ウェル層上であって前記抵抗層を囲むようにして環状に形成された導電層と、前記抵抗層の表面に形成された第１導電型の一対の電極取り出し層と、該一対の電極取り出し層の間に形成された第１導電型の不純物層とを備え、
    前記ウェル層上に形成された素子分離絶縁膜で囲まれた一つの領域内に前記ＭＯＳトランジスタと前記抵抗の両者が形成されており、
    前記低濃度ドレイン領域及び前記抵抗層は、同一のイオン注入工程で形成されたことを特徴とする半導体装置。
  2. 前記ＭＯＳトランジスタは、互い離間された複数の低濃度ドレイン領域と、各低濃度ドレイン領域をそれぞれ囲むようにして環状に形成された複数のゲート電極を備え、前記抵抗層と隣り合う低濃度ドレイン層のスペースは、互いに隣り合う複数の低濃度ドレイン領域間のスペースと同じであることを特徴とする請求項１に記載の半導体装置。
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