JPH11121631A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11121631A JPH11121631A JP28004297A JP28004297A JPH11121631A JP H11121631 A JPH11121631 A JP H11121631A JP 28004297 A JP28004297 A JP 28004297A JP 28004297 A JP28004297 A JP 28004297A JP H11121631 A JPH11121631 A JP H11121631A
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Abstract
(57)【要約】
【課題】高耐圧ＭＯＳトランジスタと抵抗体を有する半
導体集積回路において、抵抗体の抵抗値のばらつきおよ
び温度依存性を小さくし、且つ、抵抗体形成のための専
用フォトマスクを不要にする。 【解決手段】ｎ形基板１に選択酸化膜２、ゲート酸化膜
３およびゲート電極４を形成し、その後、同一のフォト
マスクを用いてボロン不純物をイオン注入し、オフセッ
ト領域５と拡散抵抗領域７を同時に形成する。
導体集積回路において、抵抗体の抵抗値のばらつきおよ
び温度依存性を小さくし、且つ、抵抗体形成のための専
用フォトマスクを不要にする。 【解決手段】ｎ形基板１に選択酸化膜２、ゲート酸化膜
３およびゲート電極４を形成し、その後、同一のフォト
マスクを用いてボロン不純物をイオン注入し、オフセッ
ト領域５と拡散抵抗領域７を同時に形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、高耐圧のＭＯＳ
型電界効果トランジスタ（以下、ＭＯＳＦＥＴという）
と抵抗体とを有するＭＯＳ型半導体集積回路などの半導
体装置に関する。
型電界効果トランジスタ（以下、ＭＯＳＦＥＴという）
と抵抗体とを有するＭＯＳ型半導体集積回路などの半導
体装置に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴを用いた半導体集積回路
（以下、ＭＯＳ−ＩＣと称す）において、高耐圧ＭＯＳ
ＦＥＴ（通常、ＨＶ−ＭＯＳといわれている）と低耐圧
ＭＯＳＦＥＴ（通常、ＬＶ−ＭＯＳといわれている）の
両方を有し、また温度係数の小さい高精度な抵抗体を必
要とする場合が多い。
（以下、ＭＯＳ−ＩＣと称す）において、高耐圧ＭＯＳ
ＦＥＴ（通常、ＨＶ−ＭＯＳといわれている）と低耐圧
ＭＯＳＦＥＴ（通常、ＬＶ−ＭＯＳといわれている）の
両方を有し、また温度係数の小さい高精度な抵抗体を必
要とする場合が多い。
【０００３】このような、高耐圧ＭＯＳＦＥＴと抵抗体
とを含むＭＯＳ−ＩＣを実現する方法として、高耐圧Ｍ
ＯＳＦＥＴには、ソース・ドレイン拡散領域より低濃度
の所謂オフセット領域を設けたゲート構造が通常よく用
いられてる。このオフセット領域を設けたゲート構造は
オフセット・ゲート構造と称されている。このオフセッ
ト・ゲート構造を有するＭＯＳＦＥＴを形成する製造プ
ロセスは、標準的な低耐圧のＭＯＳ−ＩＣの製造プロセ
スにおいて、ソース・ドレイン拡散領域に低濃度領域で
あるオフセット領域を形成する工程が必要となる。この
高耐圧のＭＯＳ−ＩＣがＣＭＯＳ−ＩＣ（相補形ＭＯＳ
−ＩＣのこと）の場合には、当然、高耐圧のｎ形ＭＯＳ
ＦＥＴと高耐圧のｐ形ＭＯＳＦＥＴのそれぞれにオフセ
ット領域が必要となり、フォトマスクもそれぞれ１枚づ
つ必要となる。
とを含むＭＯＳ−ＩＣを実現する方法として、高耐圧Ｍ
ＯＳＦＥＴには、ソース・ドレイン拡散領域より低濃度
の所謂オフセット領域を設けたゲート構造が通常よく用
いられてる。このオフセット領域を設けたゲート構造は
オフセット・ゲート構造と称されている。このオフセッ
ト・ゲート構造を有するＭＯＳＦＥＴを形成する製造プ
ロセスは、標準的な低耐圧のＭＯＳ−ＩＣの製造プロセ
スにおいて、ソース・ドレイン拡散領域に低濃度領域で
あるオフセット領域を形成する工程が必要となる。この
高耐圧のＭＯＳ−ＩＣがＣＭＯＳ−ＩＣ（相補形ＭＯＳ
−ＩＣのこと）の場合には、当然、高耐圧のｎ形ＭＯＳ
ＦＥＴと高耐圧のｐ形ＭＯＳＦＥＴのそれぞれにオフセ
ット領域が必要となり、フォトマスクもそれぞれ１枚づ
つ必要となる。
【０００４】また、前記の抵抗体となる低濃度の拡散抵
抗領域を形成するためには、ｐ形の不純物をイオン種と
して用いたイオン注入工程が必要となり、そのためのフ
ォトマスクが１枚追加となる。尚、抵抗体にｐ形不純物
を利用するのは、ｎ形に比べて抵抗値の温度依存性が小
さいためである。このように、従来の製造方法では、標
準的な低耐圧のＭＯＳ−ＩＣであるロジックＩＣプロセ
スにオフセット領域用のフォトマスクの他に、ｐ形不純
物で形成される拡散抵抗領域用の専用フォトマスクが必
要となる。
抗領域を形成するためには、ｐ形の不純物をイオン種と
して用いたイオン注入工程が必要となり、そのためのフ
ォトマスクが１枚追加となる。尚、抵抗体にｐ形不純物
を利用するのは、ｎ形に比べて抵抗値の温度依存性が小
さいためである。このように、従来の製造方法では、標
準的な低耐圧のＭＯＳ−ＩＣであるロジックＩＣプロセ
スにオフセット領域用のフォトマスクの他に、ｐ形不純
物で形成される拡散抵抗領域用の専用フォトマスクが必
要となる。
【０００５】また、近年、接合深さ（ＸJ ）を浅くする
ために、ｐ形ＭＯＳＦＥＴのソース・ドレイン拡散領域
を形成する方法に、ＢＦ2 （フッ化ボロン）をイオン注
入する方法がある。そのＢＦ2 を用いた、従来の高耐圧
ＭＯＳＦＥＴと抵抗体を有する高耐圧ＭＯＳ−ＩＣにつ
いて説明する。図１３から図１７は従来の高耐圧ＭＯＳ
ＦＥＴと抵抗体とを有するＣＭＯＳプロセスを工程順に
説明した製造工程断面図である。
ために、ｐ形ＭＯＳＦＥＴのソース・ドレイン拡散領域
を形成する方法に、ＢＦ2 （フッ化ボロン）をイオン注
入する方法がある。そのＢＦ2 を用いた、従来の高耐圧
ＭＯＳＦＥＴと抵抗体を有する高耐圧ＭＯＳ−ＩＣにつ
いて説明する。図１３から図１７は従来の高耐圧ＭＯＳ
ＦＥＴと抵抗体とを有するＣＭＯＳプロセスを工程順に
説明した製造工程断面図である。
【０００６】ｎ形基板１ａを用いた、ＣＭＯＳ（相補形
ＭＯＳ）プロセスで、まず、選択酸化工程において、ｎ
形ＭＯＳＦＥＴとｐ形ＭＯＳＦＥＴを形成する活性領域
と、専用の抵抗体を形成する拡散抵抗領域以外の領域に
選択酸化膜２ａを形成する。選択酸化膜２ａを形成後に
ｐ形ＭＯＳＦＥＴを形成する活性領域に２５ｎｍ程度の
ゲート酸化膜３ａを形成し、ポリシリコンでゲート電極
４ａを形成する（図１３）。尚、ゲート酸化膜３ａは全
面に被覆された酸化膜の内でゲート電極４ａ直下の酸化
膜をいう。その後、ｐ形ＭＯＳＦＥＴのオフセット領域
５ａが形成される箇所のレジスト膜に窓開けし、加速電
圧６５ｋｅＶで３．０×１０13ａｔｏｍｓ／ｃｍ2 程度
のドーズ量の条件でＢＦ2 をイオン注入する（図１
４）。その後、抵抗体となる拡散抵抗領域７ａが形成さ
れる箇所のレジスト膜に窓開けし電圧６５ｋｅＶで１．
２×１０14ａｔｏｍｓ／ｃｍ2 程度のドーズ量の条件Ｂ
Ｆ2 をイオン注入する（図１５）。つぎに、ゲート電極
４ａから１μｍ〜２μｍの間隔を隔てて、ｐ形ＭＯＳＦ
ＥＴのソース・ドレイン拡散領域６ａを形成するための
イオン注入を、加速電圧６５ｋｅＶでドーズ量３．０×
１０15ａｔｏｍｓ／ｃｍ 2 の条件でＢＦ2 を用いて行
う。このとき、同時に抵抗体となる拡散抵抗領域７ａに
対するオーミックコンタクト用の高濃度領域８ａも形成
される（図１６）。その後、熱処理条件８００℃で２０
分〜２５分の熱処理を経た後、ＢＰＳＧ（ボロ−リン・
ガラス）などの層間絶縁膜９ａの堆積を行い、９００℃
で１０分〜１５分の熱処理（リフロー）工程を実施す
る。これにより、表面濃度１．５×１０ 18ａｔｏｍｓ／
ｃｍ3 で拡散深さ０．２６μｍ程度のｐ形低濃度領域で
あるオフセット領域５ａと、表面濃度約６．０×１０18
ａｔｏｍｓ／ｃｍ3 で拡散深さ０．２８〜０．３３μｍ
程度の拡散抵抗領域７ａおよび表面濃度が約８．０×１
０ 19ａｔｏｍｓ／ｃｍ3 で拡散深さ約０．４μｍのソー
ス・ドレイン拡散領域６ａが形成される。その後、ソー
ス・ドレイン拡散領域６ａの部分の配線接続場所にコン
タクトホールを開口し、その後、Ａｌ、ＡｌＳｉ、Ａｌ
ＳｉＣｕなどの配線金属を全面に堆積し、エッチング工
程を経て金属電極１０ａを形成し、最後に、ＳｉＮやＳ
ｉＯ2 などの保護膜１１ａを全面に堆積する（図１
７）。
ＭＯＳ）プロセスで、まず、選択酸化工程において、ｎ
形ＭＯＳＦＥＴとｐ形ＭＯＳＦＥＴを形成する活性領域
と、専用の抵抗体を形成する拡散抵抗領域以外の領域に
選択酸化膜２ａを形成する。選択酸化膜２ａを形成後に
ｐ形ＭＯＳＦＥＴを形成する活性領域に２５ｎｍ程度の
ゲート酸化膜３ａを形成し、ポリシリコンでゲート電極
４ａを形成する（図１３）。尚、ゲート酸化膜３ａは全
面に被覆された酸化膜の内でゲート電極４ａ直下の酸化
膜をいう。その後、ｐ形ＭＯＳＦＥＴのオフセット領域
５ａが形成される箇所のレジスト膜に窓開けし、加速電
圧６５ｋｅＶで３．０×１０13ａｔｏｍｓ／ｃｍ2 程度
のドーズ量の条件でＢＦ2 をイオン注入する（図１
４）。その後、抵抗体となる拡散抵抗領域７ａが形成さ
れる箇所のレジスト膜に窓開けし電圧６５ｋｅＶで１．
２×１０14ａｔｏｍｓ／ｃｍ2 程度のドーズ量の条件Ｂ
Ｆ2 をイオン注入する（図１５）。つぎに、ゲート電極
４ａから１μｍ〜２μｍの間隔を隔てて、ｐ形ＭＯＳＦ
ＥＴのソース・ドレイン拡散領域６ａを形成するための
イオン注入を、加速電圧６５ｋｅＶでドーズ量３．０×
１０15ａｔｏｍｓ／ｃｍ 2 の条件でＢＦ2 を用いて行
う。このとき、同時に抵抗体となる拡散抵抗領域７ａに
対するオーミックコンタクト用の高濃度領域８ａも形成
される（図１６）。その後、熱処理条件８００℃で２０
分〜２５分の熱処理を経た後、ＢＰＳＧ（ボロ−リン・
ガラス）などの層間絶縁膜９ａの堆積を行い、９００℃
で１０分〜１５分の熱処理（リフロー）工程を実施す
る。これにより、表面濃度１．５×１０ 18ａｔｏｍｓ／
ｃｍ3 で拡散深さ０．２６μｍ程度のｐ形低濃度領域で
あるオフセット領域５ａと、表面濃度約６．０×１０18
ａｔｏｍｓ／ｃｍ3 で拡散深さ０．２８〜０．３３μｍ
程度の拡散抵抗領域７ａおよび表面濃度が約８．０×１
０ 19ａｔｏｍｓ／ｃｍ3 で拡散深さ約０．４μｍのソー
ス・ドレイン拡散領域６ａが形成される。その後、ソー
ス・ドレイン拡散領域６ａの部分の配線接続場所にコン
タクトホールを開口し、その後、Ａｌ、ＡｌＳｉ、Ａｌ
ＳｉＣｕなどの配線金属を全面に堆積し、エッチング工
程を経て金属電極１０ａを形成し、最後に、ＳｉＮやＳ
ｉＯ2 などの保護膜１１ａを全面に堆積する（図１
７）。
【０００７】図１８は図１７の透視平面図である。ただ
し、層間絶縁膜９ａと保護膜１１ａは省かれている。２
ａは選択酸化膜、４ａはポリシリコンのゲート電極、５
ａはオフセット領域、６ａはソース・ドレイン拡散領
域、１０ａアルミニウムの金属電極、９ａは層間絶縁
膜、１１ａは保護膜である。
し、層間絶縁膜９ａと保護膜１１ａは省かれている。２
ａは選択酸化膜、４ａはポリシリコンのゲート電極、５
ａはオフセット領域、６ａはソース・ドレイン拡散領
域、１０ａアルミニウムの金属電極、９ａは層間絶縁
膜、１１ａは保護膜である。
【０００８】
【発明が解決しようとする課題】前記のような従来の高
耐圧のＭＯＳ−ＩＣの製造工程では、標準的なロジック
ＩＣの製造プロセスの他に、オフセット領域と拡散抵抗
領域とを別々に形成する工程を必要とし、フォトマスク
がオフセット領域形成用と拡散抵抗領域形成用で２枚追
加となり、また工程的にはオフセット領域形成工程でも
拡散抵抗領域形成工程でも、それぞれフォト工程および
イオン注入工程の２工程が必要となり、製造コストが増
大する。
耐圧のＭＯＳ−ＩＣの製造工程では、標準的なロジック
ＩＣの製造プロセスの他に、オフセット領域と拡散抵抗
領域とを別々に形成する工程を必要とし、フォトマスク
がオフセット領域形成用と拡散抵抗領域形成用で２枚追
加となり、また工程的にはオフセット領域形成工程でも
拡散抵抗領域形成工程でも、それぞれフォト工程および
イオン注入工程の２工程が必要となり、製造コストが増
大する。
【０００９】また、前記工程のように、ｐ形ＭＯＳＦＥ
Ｔのソース・ドレイン拡散領域、オフセット領域および
拡散抵抗領域にＢＦ2 （フッ化ボロン）のイオン注入を
用いる場合、接合深さを浅くするために、ＢＦ2 の注入
飛程が酸化膜と基板の界面付近に設定される。そのため
に、酸化膜厚にばらつきがあるとシリコンに到達するＢ
Ｆ2 の量にばらつきが生じ、結果として、抵抗体となる
拡散抵抗領域の抵抗値のばらつきが大きく、また抵抗値
の温度係数も大きくなる。前記工程で形成された拡散抵
抗領域７ａのシート抵抗値は約３６０Ω／□であり、ま
た、抵抗値のばらつきは約±１７％、温度係数は１００
０ｐｐｍ／℃と大きい。
Ｔのソース・ドレイン拡散領域、オフセット領域および
拡散抵抗領域にＢＦ2 （フッ化ボロン）のイオン注入を
用いる場合、接合深さを浅くするために、ＢＦ2 の注入
飛程が酸化膜と基板の界面付近に設定される。そのため
に、酸化膜厚にばらつきがあるとシリコンに到達するＢ
Ｆ2 の量にばらつきが生じ、結果として、抵抗体となる
拡散抵抗領域の抵抗値のばらつきが大きく、また抵抗値
の温度係数も大きくなる。前記工程で形成された拡散抵
抗領域７ａのシート抵抗値は約３６０Ω／□であり、ま
た、抵抗値のばらつきは約±１７％、温度係数は１００
０ｐｐｍ／℃と大きい。
【００１０】この発明の目的は、前記の課題を解決し
て、拡散抵抗領域の抵抗値のばらつきおよび温度依存性
を小さくし、且つ、拡散抵抗領域形成のための専用フォ
トマスクを不要とする半導体装置を提供することにあ
る。
て、拡散抵抗領域の抵抗値のばらつきおよび温度依存性
を小さくし、且つ、拡散抵抗領域形成のための専用フォ
トマスクを不要とする半導体装置を提供することにあ
る。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
めに、少なくともＭＯＳ型電界効果トランジスタ（ＭＯ
ＳＦＥＴ）と抵抗体とを有する半導体集積回路（ＭＯＳ
−ＩＣ）が形成された半導体装置において、高耐圧のＭ
ＯＳＦＥＴを形成するための低濃度拡散領域であるオフ
セット領域と抵抗体となる拡散抵抗領域とがボロン不純
物で形成され、該ボロン不純物の表面濃度および拡散深
さがオフセット領域と拡散抵抗領域とで同一である構成
とする。
めに、少なくともＭＯＳ型電界効果トランジスタ（ＭＯ
ＳＦＥＴ）と抵抗体とを有する半導体集積回路（ＭＯＳ
−ＩＣ）が形成された半導体装置において、高耐圧のＭ
ＯＳＦＥＴを形成するための低濃度拡散領域であるオフ
セット領域と抵抗体となる拡散抵抗領域とがボロン不純
物で形成され、該ボロン不純物の表面濃度および拡散深
さがオフセット領域と拡散抵抗領域とで同一である構成
とする。
【００１２】前記オフセット領域と前記拡散抵抗領域と
のボロン不純物の表面濃度を１．０×１０18ａｔｏｍｓ
／ｃｍ3 ないし４．０×１０18ａｔｏｍｓ／ｃｍ3 と
し、且つ、該ボロン不純物の拡散深さを０．３μｍない
し１．０μｍとするとよい。前記オフセット領域と前記
拡散抵抗領域とのボロン不純物の表面濃度が１．０×１
０18ａｔｏｍｓ／ｃｍ3 ないし４．０×１０18ａｔｏｍ
ｓ／ｃｍ3 で形成され、且つ、該ボロン不純物の拡散深
さが１μｍないし２μｍで形成され、さらに、対向する
前記オフセット領域上に選択的に選択酸化膜（ＬＯＣＯ
Ｓ）が形成されると効果的である。
のボロン不純物の表面濃度を１．０×１０18ａｔｏｍｓ
／ｃｍ3 ないし４．０×１０18ａｔｏｍｓ／ｃｍ3 と
し、且つ、該ボロン不純物の拡散深さを０．３μｍない
し１．０μｍとするとよい。前記オフセット領域と前記
拡散抵抗領域とのボロン不純物の表面濃度が１．０×１
０18ａｔｏｍｓ／ｃｍ3 ないし４．０×１０18ａｔｏｍ
ｓ／ｃｍ3 で形成され、且つ、該ボロン不純物の拡散深
さが１μｍないし２μｍで形成され、さらに、対向する
前記オフセット領域上に選択的に選択酸化膜（ＬＯＣＯ
Ｓ）が形成されると効果的である。
【００１３】少なくともＭＯＳＦＥＴと抵抗体とを有す
る半導体集積回路（ＭＯＳ−ＩＣ）が形成された半導体
装置の製造方法において、高耐圧のＭＯＳＦＥＴを形成
するための低濃度拡散領域であるオフセット領域と抵抗
体となる拡散抵抗領域とがボロン不純物で同時に形成さ
れるとよい。前記オフセット領域と前記拡散抵抗領域と
がボロン不純物の表面濃度１．０×１０18ａｔｏｍｓ／
ｃｍ3 ないし４．０×１０18ａｔｏｍｓ／ｃｍ3 で、該
拡散深さ１μｍないし２μｍで、同時に形成された後、
対向する前記オフセット領域上に選択的に選択酸化膜
（ＬＯＣＯＳといわれる局部酸化膜のこと）が形成され
るとよい。
る半導体集積回路（ＭＯＳ−ＩＣ）が形成された半導体
装置の製造方法において、高耐圧のＭＯＳＦＥＴを形成
するための低濃度拡散領域であるオフセット領域と抵抗
体となる拡散抵抗領域とがボロン不純物で同時に形成さ
れるとよい。前記オフセット領域と前記拡散抵抗領域と
がボロン不純物の表面濃度１．０×１０18ａｔｏｍｓ／
ｃｍ3 ないし４．０×１０18ａｔｏｍｓ／ｃｍ3 で、該
拡散深さ１μｍないし２μｍで、同時に形成された後、
対向する前記オフセット領域上に選択的に選択酸化膜
（ＬＯＣＯＳといわれる局部酸化膜のこと）が形成され
るとよい。
【００１４】このように、不純物原子をボロンとするこ
とで、オフセット領域と拡散抵抗領域とを同時に形成で
きて、製造工程の削減が可能となり、また拡散抵抗領域
のばらつきと、温度係数を小さくすることができるため
に抵抗体の高精度化ができる。
とで、オフセット領域と拡散抵抗領域とを同時に形成で
きて、製造工程の削減が可能となり、また拡散抵抗領域
のばらつきと、温度係数を小さくすることができるため
に抵抗体の高精度化ができる。
【００１５】
【発明の実施の形態】図１から図４は、この発明の第１
実施例の製造工程断面図を順に示したものである。ｎ形
基板１を用いた、ＣＭＯＳ（相補形ＭＯＳ）プロセス
で、まず、選択酸化工程において、ｎチャネルＭＯＳＦ
ＥＴ（ｎ形のＭＯＳ型電界効果トランジスタのこと）と
ｐチャネルＭＯＳＦＥＴ（ｐ形のＭＯＳ型電界効果トラ
ンジスタのこと）を形成する活性領域と、専用の抵抗体
を形成する拡散抵抗領域以外の領域に選択酸化膜２を形
成する。図ではｎチャネルＭＯＳＦＥＴの活性領域は省
略されている。選択酸化膜２を形成後にｐチャネルＭＯ
ＳＦＥＴを形成する活性領域に２５ｎｍ程度のゲート酸
化膜３を形成し、ポリシリコンでゲート電極４を形成す
る（図１）。尚、ゲート酸化膜３は全面に被覆された酸
化膜の内でゲート電極４直下の酸化膜をいう。その後、
ｐチャネルＭＯＳＦＥＴのｐ形不純物で形成されるオフ
セット領域５とｐ形不純物で形成される拡散抵抗領域７
を同一のフォトマスクでレジスト膜に窓開けし、加速電
圧５０ｋｅＶで０．８×１０14〜１．６×１０14ａｔｏ
ｍｓ／ｃｍ2 程度のドーズ量の条件でボロン原子をイオ
ン注入する。その後、１１００℃で３０分程度の熱処理
（アニール）を行い、拡散深さ１．０μｍ程度の低濃度
拡散領域であるオフセット領域５と拡散抵抗領域７とを
同時に形成する（図２）。つぎに、ゲート電極から１μ
ｍ〜２μｍの間隔を隔てて、ｐチャネルＭＯＳＦＥＴの
ソース・ドレイン拡散領域６を形成するためのイオン注
入を、加速電圧６５ｋｅＶでドーズ量３．０×１０15ａ
ｔｏｍｓ／ｃｍ2 の条件でＢＦ2 を用いて行う。このと
き、同時に抵抗体となる拡散抵抗領域７に対するオーミ
ックコンタクト用の高濃度領域８も形成される（図
３）。その後、熱処理条件８００℃で２０分〜２５分の
熱処理を経た後、ＢＰＳＧ（ボロン・リン・ガラス）な
どの層間絶縁膜９の堆積を行い、９００℃で１０分〜１
５分の熱処理（リフロー）工程を実施する。これによ
り、表面濃度１．０×１０18〜４×１０ 18ａｔｏｍｓ／
ｃｍ3 で拡散深さ１．０μｍ程度のｐ形低濃度領域であ
るオフセット領域５と、表面濃度約８．０×１０19ａｔ
ｏｍｓ／ｃｍ3 で拡散深さ０．４μｍ程度のソース・ド
レイン拡散領域６が形成される。このオフセット領域の
深さの最低値はソース・ドレイン拡散領域程度が好まし
く、数値的には０．４μｍ程度である。その後、ソース
・ドレイン拡散領域６の部分の配線接続場所にコンタク
トホールを開口し、その後、Ａｌ、ＡｌＳｉ、ＡｌＳｉ
Ｃｕなどの配線金属を全面に堆積し、エッチング工程を
経て金属電極１０を形成し、最後に、ＳｉＮやＳｉＯ2
などの保護膜１１を全面に堆積する（図４）。このよう
にして、オフセット領域５を有する高耐圧ＭＯＳＦＥＴ
と、ｐ形の拡散抵抗領域７が同時のフォトマスク工程と
イオン注入工程で形成され、従来に比べて製造工程数の
削減を図ることができた。
実施例の製造工程断面図を順に示したものである。ｎ形
基板１を用いた、ＣＭＯＳ（相補形ＭＯＳ）プロセス
で、まず、選択酸化工程において、ｎチャネルＭＯＳＦ
ＥＴ（ｎ形のＭＯＳ型電界効果トランジスタのこと）と
ｐチャネルＭＯＳＦＥＴ（ｐ形のＭＯＳ型電界効果トラ
ンジスタのこと）を形成する活性領域と、専用の抵抗体
を形成する拡散抵抗領域以外の領域に選択酸化膜２を形
成する。図ではｎチャネルＭＯＳＦＥＴの活性領域は省
略されている。選択酸化膜２を形成後にｐチャネルＭＯ
ＳＦＥＴを形成する活性領域に２５ｎｍ程度のゲート酸
化膜３を形成し、ポリシリコンでゲート電極４を形成す
る（図１）。尚、ゲート酸化膜３は全面に被覆された酸
化膜の内でゲート電極４直下の酸化膜をいう。その後、
ｐチャネルＭＯＳＦＥＴのｐ形不純物で形成されるオフ
セット領域５とｐ形不純物で形成される拡散抵抗領域７
を同一のフォトマスクでレジスト膜に窓開けし、加速電
圧５０ｋｅＶで０．８×１０14〜１．６×１０14ａｔｏ
ｍｓ／ｃｍ2 程度のドーズ量の条件でボロン原子をイオ
ン注入する。その後、１１００℃で３０分程度の熱処理
（アニール）を行い、拡散深さ１．０μｍ程度の低濃度
拡散領域であるオフセット領域５と拡散抵抗領域７とを
同時に形成する（図２）。つぎに、ゲート電極から１μ
ｍ〜２μｍの間隔を隔てて、ｐチャネルＭＯＳＦＥＴの
ソース・ドレイン拡散領域６を形成するためのイオン注
入を、加速電圧６５ｋｅＶでドーズ量３．０×１０15ａ
ｔｏｍｓ／ｃｍ2 の条件でＢＦ2 を用いて行う。このと
き、同時に抵抗体となる拡散抵抗領域７に対するオーミ
ックコンタクト用の高濃度領域８も形成される（図
３）。その後、熱処理条件８００℃で２０分〜２５分の
熱処理を経た後、ＢＰＳＧ（ボロン・リン・ガラス）な
どの層間絶縁膜９の堆積を行い、９００℃で１０分〜１
５分の熱処理（リフロー）工程を実施する。これによ
り、表面濃度１．０×１０18〜４×１０ 18ａｔｏｍｓ／
ｃｍ3 で拡散深さ１．０μｍ程度のｐ形低濃度領域であ
るオフセット領域５と、表面濃度約８．０×１０19ａｔ
ｏｍｓ／ｃｍ3 で拡散深さ０．４μｍ程度のソース・ド
レイン拡散領域６が形成される。このオフセット領域の
深さの最低値はソース・ドレイン拡散領域程度が好まし
く、数値的には０．４μｍ程度である。その後、ソース
・ドレイン拡散領域６の部分の配線接続場所にコンタク
トホールを開口し、その後、Ａｌ、ＡｌＳｉ、ＡｌＳｉ
Ｃｕなどの配線金属を全面に堆積し、エッチング工程を
経て金属電極１０を形成し、最後に、ＳｉＮやＳｉＯ2
などの保護膜１１を全面に堆積する（図４）。このよう
にして、オフセット領域５を有する高耐圧ＭＯＳＦＥＴ
と、ｐ形の拡散抵抗領域７が同時のフォトマスク工程と
イオン注入工程で形成され、従来に比べて製造工程数の
削減を図ることができた。
【００１６】高耐圧のＭＯＳＦＥＴの耐圧を上げるため
には、低濃度拡散領域であるオフセット領域５の不純物
濃度を出来るだけ低くする必要があるが、抵抗体である
拡散抵抗領域７の抵抗値に対する温度係数を小さくする
ためには逆に不純物濃度はあまり低くできない。各種の
実験により、不純物種をボロンとした場合、表面濃度と
して、約１．０×１０18ａｔｏｍｓ／ｃｍ3 以上あれ
ば、８００ｐｐｍ／℃程度と温度係数が小さい抵抗体を
得ることが分かった。
には、低濃度拡散領域であるオフセット領域５の不純物
濃度を出来るだけ低くする必要があるが、抵抗体である
拡散抵抗領域７の抵抗値に対する温度係数を小さくする
ためには逆に不純物濃度はあまり低くできない。各種の
実験により、不純物種をボロンとした場合、表面濃度と
して、約１．０×１０18ａｔｏｍｓ／ｃｍ3 以上あれ
ば、８００ｐｐｍ／℃程度と温度係数が小さい抵抗体を
得ることが分かった。
【００１７】この形成された高耐圧ｐチャネルＭＯＳＦ
ＥＴについては、ソース・ドレイン間耐圧１３Ｖ〜１７
Ｖ程度が実現され、従来５Ｖで使用されていたＭＯＳＦ
ＥＴが、７Ｖの電圧で使用することができるようにな
る。拡散抵抗領域７については、シート抵抗値として約
３００〜５００Ω／□、抵抗値の製造ばらつきが約７
％、温度係数としては、約７００〜８００ｐｐｍ／℃が
実現される。
ＥＴについては、ソース・ドレイン間耐圧１３Ｖ〜１７
Ｖ程度が実現され、従来５Ｖで使用されていたＭＯＳＦ
ＥＴが、７Ｖの電圧で使用することができるようにな
る。拡散抵抗領域７については、シート抵抗値として約
３００〜５００Ω／□、抵抗値の製造ばらつきが約７
％、温度係数としては、約７００〜８００ｐｐｍ／℃が
実現される。
【００１８】つぎにボロンとＢＦ2 でほぼ同一の表面濃
度と拡散深さで拡散抵抗領域を形成した場合のシート抵
抗の大きさと抵抗値のばらつきおよび温度係数の大きさ
を比較した例について説明する。ボロンを不純物種とし
て、表面濃度２．０×１０18ａｔｏｍｓ／ｃｍ3 、Ｘｊ
が０．５μｍの拡散抵抗領域を形成した場合、シート抵
抗は約３６０Ω／□で抵抗値のばらつきが約±７％程
度、温度係数が約７００ｐｐｍ／℃である。これに対し
て従来技術の項で説明したように、ＢＦ2 をイオン注入
種として、表面濃度８．０×１０19ａｔｏｍｓ／ｃ
ｍ3 、Ｘｊが０．４μｍの拡散抵抗領域を形成した場
合、この拡散抵抗領域のシート抵抗は約１２０Ω／□
で、抵抗値のばらつきが約±１７％程度、温度係数が約
１０００ｐｐｍ／℃である。これらの比較例から、不純
物種として、ボロンを使用した方が、表面濃度が低いに
も係わらず、高いシート抵抗が得られ、且つ、抵抗値の
ばらつきおよび温度係数は小さいことから、高抵抗で高
性能の抵抗体を得ることができる。
度と拡散深さで拡散抵抗領域を形成した場合のシート抵
抗の大きさと抵抗値のばらつきおよび温度係数の大きさ
を比較した例について説明する。ボロンを不純物種とし
て、表面濃度２．０×１０18ａｔｏｍｓ／ｃｍ3 、Ｘｊ
が０．５μｍの拡散抵抗領域を形成した場合、シート抵
抗は約３６０Ω／□で抵抗値のばらつきが約±７％程
度、温度係数が約７００ｐｐｍ／℃である。これに対し
て従来技術の項で説明したように、ＢＦ2 をイオン注入
種として、表面濃度８．０×１０19ａｔｏｍｓ／ｃ
ｍ3 、Ｘｊが０．４μｍの拡散抵抗領域を形成した場
合、この拡散抵抗領域のシート抵抗は約１２０Ω／□
で、抵抗値のばらつきが約±１７％程度、温度係数が約
１０００ｐｐｍ／℃である。これらの比較例から、不純
物種として、ボロンを使用した方が、表面濃度が低いに
も係わらず、高いシート抵抗が得られ、且つ、抵抗値の
ばらつきおよび温度係数は小さいことから、高抵抗で高
性能の抵抗体を得ることができる。
【００１９】図５は図４の透視平面図である。ただし、
層間絶縁膜９と保護膜１１は省かれている。２は選択酸
化膜、４はゲート電極、５は低濃度ｐ形領域（ｐ- 領
域）であるオフセット領域、６は高濃度ｐ形領域（ｐ++
領域）のソース・ドレイン拡散領域、１０金属電極、９
は層間絶縁膜、１１は保護膜である。
層間絶縁膜９と保護膜１１は省かれている。２は選択酸
化膜、４はゲート電極、５は低濃度ｐ形領域（ｐ- 領
域）であるオフセット領域、６は高濃度ｐ形領域（ｐ++
領域）のソース・ドレイン拡散領域、１０金属電極、９
は層間絶縁膜、１１は保護膜である。
【００２０】図６から図１１はこの発明の第２実施例の
製造工程断面図である。ｎ形基板１を用いた、ＣＭＯＳ
プロセスで、まず、選択酸化工程前において、レジスト
膜１２をマスクとして、ｐチャネルＭＯＳＦＥＴのオフ
セット領域５と、拡散抵抗領域７を形成する領域にボロ
ン原子を、５０ｋｅＶで２．０×１０14〜３．０×１０
14ａｔｏｍｓ／ｃｍ2 の条件でイオン注入する（図
６）。レジスト膜１２を除去した後、１１００℃で６０
分程度の熱処理した後、全面に窒化膜を堆積し、選択酸
化膜を形成する領域の窒化膜をエッチングにより除去
し、それ以外の領域の窒化膜１３を残す（図７）。その
後、９００℃〜９５０℃で１０時間程度の選択酸化工程
により、選択酸化膜２を形成する（図８）。つぎに活性
領域（ＭＯＳＦＥＴを形成する領域）に２５ｎｍ程度の
ゲート酸化膜３を形成し、その後で、ポリシリコンでゲ
ート電極４を形成する（図９）。その後、ｐチャネルＭ
ＯＳＦＥＴのソース・ドレイン拡散領域６と拡散抵抗領
域７のオーミックコンタクト用の高濃度領域８を形成す
るために、レジスト膜をマスクとして、ＢＦ 2 を６５ｋ
ｅＶ ３．０×１０15ａｔｏｍｓ／ｃｍ2 程度イオン注
入し、その後、熱処理条件８００℃で２０分〜２５分の
熱処理をする（図１０）。その後、ＢＰＳＧなどの層間
絶縁膜９の堆積を行い、９００℃で１０分〜１５分の熱
処理（リフロー）工程を実施する。これにより、表面濃
度１．０×１０18〜４．０×１０18ａｔｏｍｓ／ｃ
ｍ3 、拡散深さ約１．５μｍのｐ形拡散領域であるオフ
セット領域５と、表面濃度約８．０×１０19ａｔｏｍｓ
／ｃｍ3 、拡散深さ０．３〜０．４μｍのソース・ドレ
イン拡散領域６が形成される。その後、ソース・ドレイ
ン拡散領域６の部分の配線接続場所にコンタクトホール
１０を開口し、その後、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ
などの配線金属を全面に堆積し、エッチング工程を経て
金属電極１０を形成する。最後に、ＳｉＮやＳｉＯ2 な
どの保護膜１１を全面に堆積する（図１１）。こうする
ことで、オフセット領域５を有する高耐圧ＦＥＴと、ｐ
形拡散領域である拡散抵抗領域７が同一のフォトマスク
工程とイオン注入工程で形成される。
製造工程断面図である。ｎ形基板１を用いた、ＣＭＯＳ
プロセスで、まず、選択酸化工程前において、レジスト
膜１２をマスクとして、ｐチャネルＭＯＳＦＥＴのオフ
セット領域５と、拡散抵抗領域７を形成する領域にボロ
ン原子を、５０ｋｅＶで２．０×１０14〜３．０×１０
14ａｔｏｍｓ／ｃｍ2 の条件でイオン注入する（図
６）。レジスト膜１２を除去した後、１１００℃で６０
分程度の熱処理した後、全面に窒化膜を堆積し、選択酸
化膜を形成する領域の窒化膜をエッチングにより除去
し、それ以外の領域の窒化膜１３を残す（図７）。その
後、９００℃〜９５０℃で１０時間程度の選択酸化工程
により、選択酸化膜２を形成する（図８）。つぎに活性
領域（ＭＯＳＦＥＴを形成する領域）に２５ｎｍ程度の
ゲート酸化膜３を形成し、その後で、ポリシリコンでゲ
ート電極４を形成する（図９）。その後、ｐチャネルＭ
ＯＳＦＥＴのソース・ドレイン拡散領域６と拡散抵抗領
域７のオーミックコンタクト用の高濃度領域８を形成す
るために、レジスト膜をマスクとして、ＢＦ 2 を６５ｋ
ｅＶ ３．０×１０15ａｔｏｍｓ／ｃｍ2 程度イオン注
入し、その後、熱処理条件８００℃で２０分〜２５分の
熱処理をする（図１０）。その後、ＢＰＳＧなどの層間
絶縁膜９の堆積を行い、９００℃で１０分〜１５分の熱
処理（リフロー）工程を実施する。これにより、表面濃
度１．０×１０18〜４．０×１０18ａｔｏｍｓ／ｃ
ｍ3 、拡散深さ約１．５μｍのｐ形拡散領域であるオフ
セット領域５と、表面濃度約８．０×１０19ａｔｏｍｓ
／ｃｍ3 、拡散深さ０．３〜０．４μｍのソース・ドレ
イン拡散領域６が形成される。その後、ソース・ドレイ
ン拡散領域６の部分の配線接続場所にコンタクトホール
１０を開口し、その後、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ
などの配線金属を全面に堆積し、エッチング工程を経て
金属電極１０を形成する。最後に、ＳｉＮやＳｉＯ2 な
どの保護膜１１を全面に堆積する（図１１）。こうする
ことで、オフセット領域５を有する高耐圧ＦＥＴと、ｐ
形拡散領域である拡散抵抗領域７が同一のフォトマスク
工程とイオン注入工程で形成される。
【００２１】前記のように、高耐圧ＭＯＳＦＥＴの耐圧
を上げるためには、オセット領域５の不純物濃度を出来
るだけ低くする必要があるが、抵抗体の温度係数を小さ
くするためには、不純物濃度をあまり低くできない。ボ
ロン原子を不純物とした抵抗体の場合、表面濃度とし
て、約１．０×１０18ａｔｏｍｓ／ｃｍ3 以上あれば８
００ｐｐｍ／℃程度の温度係数が実現できる。この実施
例では、専用ｐ+ 拡散層のイオン注入量に対するＭＯＳ
ＦＥＴの高耐圧化と、抵抗体の低温度係数化のトレード
オフの関係についての最適な条件の例であり、以下のよ
うな特性を達成できる。 この形成された高耐圧ＭＯＳ
ＦＥＴについては、ソース・ドレイン間耐圧１５Ｖ〜２
５Ｖ程度が実現され、従来５Ｖで使用していたＭＯＳＦ
ＥＴが、７Ｖの電圧で使用することができるようにな
る。
を上げるためには、オセット領域５の不純物濃度を出来
るだけ低くする必要があるが、抵抗体の温度係数を小さ
くするためには、不純物濃度をあまり低くできない。ボ
ロン原子を不純物とした抵抗体の場合、表面濃度とし
て、約１．０×１０18ａｔｏｍｓ／ｃｍ3 以上あれば８
００ｐｐｍ／℃程度の温度係数が実現できる。この実施
例では、専用ｐ+ 拡散層のイオン注入量に対するＭＯＳ
ＦＥＴの高耐圧化と、抵抗体の低温度係数化のトレード
オフの関係についての最適な条件の例であり、以下のよ
うな特性を達成できる。 この形成された高耐圧ＭＯＳ
ＦＥＴについては、ソース・ドレイン間耐圧１５Ｖ〜２
５Ｖ程度が実現され、従来５Ｖで使用していたＭＯＳＦ
ＥＴが、７Ｖの電圧で使用することができるようにな
る。
【００２２】拡散抵抗領域７については、シート抵抗値
として約３００〜５００Ω／□、温度係数としては、約
７００〜８００ｐｐｍ／℃が実現される。図１２は図１
１の透視平面図である。ただし、層間絶縁膜９と保護膜
１３は省かれている。２は選択酸化膜、４はゲート電
極、５は低濃度ｐ形領域（ｐ- 領域）であるオフセット
領域、６は高濃度ｐ形領域（ｐ++領域）のソース・ドレ
イン拡散領域、１０金属電極、９は層間絶縁膜、１１は
保護膜である。
として約３００〜５００Ω／□、温度係数としては、約
７００〜８００ｐｐｍ／℃が実現される。図１２は図１
１の透視平面図である。ただし、層間絶縁膜９と保護膜
１３は省かれている。２は選択酸化膜、４はゲート電
極、５は低濃度ｐ形領域（ｐ- 領域）であるオフセット
領域、６は高濃度ｐ形領域（ｐ++領域）のソース・ドレ
イン拡散領域、１０金属電極、９は層間絶縁膜、１１は
保護膜である。
【００２３】
【発明の効果】この発明によれば、高耐圧ＭＯＳＦＥＴ
のソース・ドレイン拡散領域よりも低濃度なオフセット
領域と、抵抗体を形成する低濃度の拡散抵抗領域とを同
一フォトマスクで同一工程で同時に形成するができる。
これによって、従来に比してフォトマスクとして１枚分
の製造工程数の削減ができて、製造コストの低減を図る
ことができる。また不純物種にボロン原子を用いること
で、拡散抵抗領域の抵抗値のばらつきと温度係数を小さ
くできるので、抵抗体の高性能化を図ることができる。
のソース・ドレイン拡散領域よりも低濃度なオフセット
領域と、抵抗体を形成する低濃度の拡散抵抗領域とを同
一フォトマスクで同一工程で同時に形成するができる。
これによって、従来に比してフォトマスクとして１枚分
の製造工程数の削減ができて、製造コストの低減を図る
ことができる。また不純物種にボロン原子を用いること
で、拡散抵抗領域の抵抗値のばらつきと温度係数を小さ
くできるので、抵抗体の高性能化を図ることができる。
【図１】この発明の第１実施例の製造工程断面図
【図２】この発明の第１実施例の図１に続く製造工程断
面図
面図
【図３】この発明の第１実施例の図２に続く製造工程断
面図
面図
【図４】この発明の第１実施例の図３に続く製造工程断
面図
面図
【図５】図４の透視平面図
【図６】この発明の第２実施例の製造工程断面図
【図７】この発明の第２実施例の図６に続く製造工程断
面図
面図
【図８】この発明の第２実施例の図７に続く製造工程断
面図
面図
【図９】この発明の第２実施例の図８に続く製造工程断
面図
面図
【図１０】この発明の第２実施例の図９に続く製造工程
断面図
断面図
【図１１】この発明の第２実施例の図１０に続く製造工
程断面図
程断面図
【図１２】図１２の透視平面図
【図１３】従来の従来の高耐圧ＭＯＳＦＥＴと抵抗体と
を有するＣＭＯＳプロセスの製造工程断面図
を有するＣＭＯＳプロセスの製造工程断面図
【図１４】図１３に続く製造工程断面図
【図１５】図１４に続く製造工程断面図
【図１６】図１５に続く製造工程断面図
【図１７】図１６に続く製造工程断面図
【図１８】図１７の透視平面図
１ ｎ形基板 ２ 選択酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ オフセット領域 ６ ソース・ドレイン拡散領域 ７ 拡散抵抗領域 ８ 高濃度領域 ９ 層間絶縁膜 １０ 金属電極 １１ 保護膜 １２ レジスト膜 １３ 窒化膜 １ａ ｎ形基板 ２ａ 選択酸化膜 ３ａ ゲート酸化膜 ４ａ ゲート電極 ５ａ オフセット領域 ６ａ ソース・ドレイン拡散領域 ７ａ 拡散抵抗領域 ８ａ 高濃度領域 ９ａ 層間絶縁膜 １０ａ 金属電極 １１ａ 保護膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１０月２８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】ｎ形基板１ａを用いた、ＣＭＯＳ（相補形
ＭＯＳ）プロセスで、まず、選択酸化工程において、ｎ
形ＭＯＳＦＥＴとｐ形ＭＯＳＦＥＴを形成する活性領域
と、専用の抵抗体を形成する拡散抵抗領域以外の領域に
選択酸化膜２ａを形成する。選択酸化膜２ａを形成後に
ｐ形ＭＯＳＦＥＴを形成する活性領域に２５ｎｍ程度の
ゲート酸化膜３ａを形成し、ポリシリコンでゲート電極
４ａを形成する（図１３）。尚、ゲート酸化膜３ａは全
面に被覆された酸化膜の内でゲート電極４ａ直下の酸化
膜をいう。その後、ｐ形ＭＯＳＦＥＴのオフセット領域
５ａが形成される箇所のレジスト膜に窓開けし、加速電
圧６５ｋｅＶで３．０×１０13ａｔｏｍｓ／ｃｍ2 程度
のドーズ量の条件でＢＦ2 をイオン注入する（図１
４）。その後、抵抗体となる拡散抵抗領域７ａが形成さ
れる箇所のレジスト膜に窓開けし電圧６５ｋｅＶで１．
２×１０14ａｔｏｍｓ／ｃｍ2 程度のドーズ量の条件Ｂ
Ｆ2 をイオン注入する（図１５）。つぎに、ゲート電極
４ａから１μｍ〜２μｍの間隔を隔てて、ｐ形ＭＯＳＦ
ＥＴのソース・ドレイン拡散領域６ａを形成するための
イオン注入を、加速電圧６５ｋｅＶでドーズ量３．０×
１０15ａｔｏｍｓ／ｃｍ 2 の条件でＢＦ2 を用いて行
う。このとき、同時に抵抗体となる拡散抵抗領域７ａに
対するオーミックコンタクト用の高濃度領域８ａも形成
される（図１６）。その後、熱処理条件８００℃で２０
分〜２５分の熱処理を経た後、ＢＰＳＧ（ボロン・リン
・ガラス）などの層間絶縁膜９ａの堆積を行い、９００
℃で１０分〜１５分の熱処理（リフロー）工程を実施す
る。これにより、表面濃度１．５×１０18ａｔｏｍｓ／
ｃｍ3 で拡散深さ０．２６μｍ程度のｐ形低濃度領域で
あるオフセット領域５ａと、表面濃度約６．０×１０18
ａｔｏｍｓ／ｃｍ3 で拡散深さ０．２８〜０．３３μｍ
程度の拡散抵抗領域７ａおよび表面濃度が約８．０×１
０19ａｔｏｍｓ／ｃｍ3 で拡散深さ約０．４μｍのソー
ス・ドレイン拡散領域６ａが形成される。その後、ソー
ス・ドレイン拡散領域６ａの部分の配線接続場所にコン
タクトホールを開口し、その後、Ａｌ、ＡｌＳｉ、Ａｌ
ＳｉＣｕなどの配線金属を全面に堆積し、エッチング工
程を経て金属電極１０ａを形成し、最後に、ＳｉＮやＳ
ｉＯ2 などの保護膜１１ａを全面に堆積する（図１
７）。
ＭＯＳ）プロセスで、まず、選択酸化工程において、ｎ
形ＭＯＳＦＥＴとｐ形ＭＯＳＦＥＴを形成する活性領域
と、専用の抵抗体を形成する拡散抵抗領域以外の領域に
選択酸化膜２ａを形成する。選択酸化膜２ａを形成後に
ｐ形ＭＯＳＦＥＴを形成する活性領域に２５ｎｍ程度の
ゲート酸化膜３ａを形成し、ポリシリコンでゲート電極
４ａを形成する（図１３）。尚、ゲート酸化膜３ａは全
面に被覆された酸化膜の内でゲート電極４ａ直下の酸化
膜をいう。その後、ｐ形ＭＯＳＦＥＴのオフセット領域
５ａが形成される箇所のレジスト膜に窓開けし、加速電
圧６５ｋｅＶで３．０×１０13ａｔｏｍｓ／ｃｍ2 程度
のドーズ量の条件でＢＦ2 をイオン注入する（図１
４）。その後、抵抗体となる拡散抵抗領域７ａが形成さ
れる箇所のレジスト膜に窓開けし電圧６５ｋｅＶで１．
２×１０14ａｔｏｍｓ／ｃｍ2 程度のドーズ量の条件Ｂ
Ｆ2 をイオン注入する（図１５）。つぎに、ゲート電極
４ａから１μｍ〜２μｍの間隔を隔てて、ｐ形ＭＯＳＦ
ＥＴのソース・ドレイン拡散領域６ａを形成するための
イオン注入を、加速電圧６５ｋｅＶでドーズ量３．０×
１０15ａｔｏｍｓ／ｃｍ 2 の条件でＢＦ2 を用いて行
う。このとき、同時に抵抗体となる拡散抵抗領域７ａに
対するオーミックコンタクト用の高濃度領域８ａも形成
される（図１６）。その後、熱処理条件８００℃で２０
分〜２５分の熱処理を経た後、ＢＰＳＧ（ボロン・リン
・ガラス）などの層間絶縁膜９ａの堆積を行い、９００
℃で１０分〜１５分の熱処理（リフロー）工程を実施す
る。これにより、表面濃度１．５×１０18ａｔｏｍｓ／
ｃｍ3 で拡散深さ０．２６μｍ程度のｐ形低濃度領域で
あるオフセット領域５ａと、表面濃度約６．０×１０18
ａｔｏｍｓ／ｃｍ3 で拡散深さ０．２８〜０．３３μｍ
程度の拡散抵抗領域７ａおよび表面濃度が約８．０×１
０19ａｔｏｍｓ／ｃｍ3 で拡散深さ約０．４μｍのソー
ス・ドレイン拡散領域６ａが形成される。その後、ソー
ス・ドレイン拡散領域６ａの部分の配線接続場所にコン
タクトホールを開口し、その後、Ａｌ、ＡｌＳｉ、Ａｌ
ＳｉＣｕなどの配線金属を全面に堆積し、エッチング工
程を経て金属電極１０ａを形成し、最後に、ＳｉＮやＳ
ｉＯ2 などの保護膜１１ａを全面に堆積する（図１
７）。
Claims (5)
- 【請求項１】少なくともＭＯＳ型電界効果トランジスタ
と抵抗体とを有する半導体集積回路（ＭＯＳ−ＩＣ）が
形成された半導体装置において、高耐圧のＭＯＳ型電界
効果トランジスタを形成するための低濃度拡散領域であ
るオフセット領域と抵抗体となる拡散抵抗領域とがボロ
ン不純物で形成され、該ボロン不純物の表面濃度および
拡散深さが前記オフセット領域と前記拡散抵抗領域とで
同一であることを特徴とする半導体装置。 - 【請求項２】前記オフセット領域と前記拡散抵抗領域と
のボロン不純物の表面濃度を１×１０18ａｔｏｍｓ／ｃ
ｍ3 ないし４×１０18ａｔｏｍｓ／ｃｍ3 とし、且つ、
該ボロン不純物の拡散深さを０．３μｍないし１．０μ
ｍとすることを特徴とする請求項１記載の半導体装置。 - 【請求項３】前記オフセット領域と前記拡散抵抗領域と
のボロン不純物の表面濃度が１×１０18ａｔｏｍｓ／ｃ
ｍ3 ないし４×１０18ａｔｏｍｓ／ｃｍ3 で形成され、
且つ、該ボロン不純物の拡散深さが１μｍないし２μｍ
で形成され、さらに、対向する前記オフセット領域上に
選択的に選択酸化膜（ＬＯＣＯＳ）が形成されることを
特徴とする請求項１記載の半導体装置。 - 【請求項４】少なくともＭＯＳ型電界効果トランジスタ
と抵抗体とを有する半導体集積回路（ＭＯＳ−ＩＣ）が
形成された半導体装置の製造方法において、高耐圧のＭ
ＯＳ型電界効果トランジスタを形成するための低濃度拡
散領域であるオフセット領域と抵抗体となる拡散抵抗領
域とがボロン不純物で同時に形成されることを特徴とす
る半導体装置の製造方法。 - 【請求項５】前記オフセット領域と前記拡散抵抗領域と
がボロン不純物の表面濃度１×１０18ａｔｏｍｓ／ｃｍ
3 ないし４×１０18ａｔｏｍｓ／ｃｍ3 で、該拡散深さ
１μｍないし２μｍで、同時に形成された後、対向する
前記オフセット領域上に選択的に選択酸化膜（ＬＯＣＯ
Ｓ）が形成されることを特徴とする請求項４記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28004297A JPH11121631A (ja) | 1997-10-14 | 1997-10-14 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28004297A JPH11121631A (ja) | 1997-10-14 | 1997-10-14 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11121631A true JPH11121631A (ja) | 1999-04-30 |
Family
ID=17619497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28004297A Pending JPH11121631A (ja) | 1997-10-14 | 1997-10-14 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11121631A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005712B2 (en) | 2003-01-17 | 2006-02-28 | Seiko Epson Corporation | Method for manufacturing a semiconductor device |
| JP2007324381A (ja) * | 2006-06-01 | 2007-12-13 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2008263052A (ja) * | 2007-04-12 | 2008-10-30 | Renesas Technology Corp | 半導体装置の製造方法 |
| US7723748B2 (en) | 2007-10-02 | 2010-05-25 | Ricoh Company, Ltd. | Semiconductor device including electrostatic discharge protection circuit |
| US7903186B2 (en) | 2005-02-17 | 2011-03-08 | Seiko Epson Corporation | Electro-optical device, method of manufacturing electro-optical device, and electronic apparatus |
-
1997
- 1997-10-14 JP JP28004297A patent/JPH11121631A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005712B2 (en) | 2003-01-17 | 2006-02-28 | Seiko Epson Corporation | Method for manufacturing a semiconductor device |
| US7903186B2 (en) | 2005-02-17 | 2011-03-08 | Seiko Epson Corporation | Electro-optical device, method of manufacturing electro-optical device, and electronic apparatus |
| JP2007324381A (ja) * | 2006-06-01 | 2007-12-13 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2008263052A (ja) * | 2007-04-12 | 2008-10-30 | Renesas Technology Corp | 半導体装置の製造方法 |
| US7723748B2 (en) | 2007-10-02 | 2010-05-25 | Ricoh Company, Ltd. | Semiconductor device including electrostatic discharge protection circuit |
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