JPS61101077A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体装置の製造方法、特にＬＤＤ（Ｌｉｇ
ｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ／５ｏｕｒｓｅ）構
造を有するＭＩＳ　ＦＥＴ　（金属絶縁膜ゲート電界効
果形トランジスタ）の製造方法に関するものである。

（従来の技術） ＭＩＳ　ＦＥＴとは、半導体内にあい対して形成された
ソー不及、びドレインと、このソース・ドレイン間の半
導体表面に形成された金属酸化膜、金属窒化膜等からな
る絶縁膜と、この絶縁膜を介して設けられたゲート用金
属電極とを具え、ケゝ−ト・ソース間に加えられる電圧
により、絶縁膜直下の半導体表面に形成されるチャネル
（導電層）の電気伝導度を変化させ、ドレイン・ソース
間の電流を制御するものである。ＭＩＳ　ＦＥＴの代表
的なものとして、金属酸化膜ゲート電界効果形トランど
スタ（ＭＯＳ　ＦＥＴ　）　、金属窒化膜ゲート電゛界
効果形トランジスタ等が知られている。

近年、例えば、ＭＯＳ　ＬＳＩ　（ＭＯ８形集積回路）
が高集積化するに従ってＭＯＳ　ＦＥＴのゲート長が短
くなる傾向にある。ゲート長がサブミクロンオーダにな
ると、ドレイン近傍で高電界になり、ソースからドレイ
ンへ流れる電子が加速される。該高電界によシ高いエネ
ルギーを得だ電子は、絶縁膜であるケゝ−ト酸化膜中に
注入されたシ、あるいはケゝ−ト・ソース間に印加され
る電圧によっては衝突　′電離によって生じた２次電子
もケゝ−ト酸化膜中に注入される。このため、ゲート電
圧印加によシチャネルが形成されるエンハンスメント形
のＭＯＳＦＥＴにあっては、チャネルの形成、消滅のだ
めに最小限必要とするゲート電圧（すなわちしきい値電
圧）のシフト（移動）や、ＭＯＳＦＥＴ一般の増幅特性
を表わす相互コンダクタンス（、！９ｍ　）の減少等と
いったホトキャリア効果が現われ、ＭＯＳ　ＦＥＴの特
性劣化が生じるおそれがあった。

そこで、このような欠点を除去する方法として、従来、
ｒ　ＴＥＥＥＴＲＡＮＳＡＣＴＩＯＮＳ　ＯＮ　ＥＬＥ
ＣＴＲＯＮ　ＤＥＶＩＣＥＳＥＤ−２９［４，］　（１
，９８，２−４、）　（米）Ｐ、５９０−５９６Ｊに記
載されているように、拡散によって半導体内にソース及
びドレインを形成する場合、ゲート用金属電極近傍では
拡散深さを浅くし、離れだ領域では深くして不純物を拡
散させたＬＤＤ構造にすることによって、ソース・ドレ
イン間にかかる実効的な電圧を低゛下させるものがあっ
た。

以下、その製造方法を図を用いて説明する。

第２図（ａ）〜（ｄ）は従来のＬＤＤ構造を有する半導
体装置（Ｎチャネル形ＭＯＳ　ＦｍＴ）の製造方法を示
す製造工程図である。第２図（ａ）に示すようにＰ形シ
リコン基板１１上にフィールド酸化膜２及びケゝ−ト酸
化膜３を形成し、その上にゲート電極用のＰｏ１ｙ　Ｓ
ｉ層（多結晶シリコン層）４とエツチングマスクとして
利用するＣＶＤ　５ｉ０２膜（気相成長法による酸化シ
リコン膜）５とを順次形成する。ＣＶＤ５　ｉＯ２膜４
に選択的に塗布した感光性有機物被膜（例えば、フォト
レジスト膜）をマスクとして第２図（ｂ）に示すように
ＣＶＤ　ＳｉＯ４膜５及びＰｏ１ｙ　Ｓｉ３層４をエツ
チングしてＰｏ１ｙ　Ｓｉゲート電極を形成し、コノＣ
ｖＤＳｉＯ２膜５及びＰｏ１ｙ　Ｓｉ　ｒ　　）電極４
をマスクとしてＡｓイオン（砒素イオン）をＰ形シリコ
ン基板１に打ち込み、低濃度導電型不純物ドープ層（Ｎ
一層）６を形成する。そして第２図（Ｃ）に示すように
全面にＣＶＤ　５ｉ０２膜７を形成する。次に、第２図
（ｄ）に示すようにＲＩＥ　（反応性イオンエツチング
）によシ全面エツチングを行ない、Ｐｏ１ｙ　Ｓｉゲー
ト電極４の側壁にＳ　ｉ　Ｏ２膜を残していわゆるサイ
ドウオール７−１を形成した後、このサイドウオール７
−１をマスクとしてＰイオン（リンイオン）をＰ形シリ
コン基板１に打ち込み、高濃度導電型不純物ドープ層（
Ｎ＋）　８を形成してＬＤＤ構造を得るＯ （発明が解決しようとする問題点） しかしながら、上記のようなＬＤＤ構造の製造方法では
、サイドウオール７−１の形成のためにＣＶＤ　５１０
４膜７をエツチングする際、膜厚の不均一性等を補正す
るためのオーバーエツチングによってフィールド酸化膜
２もエツチングされ、該フィールド酸化膜２の膜減シを
起こすばかシか、サイドウオール７−１もインプラマス
ク（イオン打込み用のマスク）として十分な膜厚及び幅
を得られなくなるという問題点があった。またＰ形シリ
コン基板１に形成される素子パターンの疎密さによって
、サイドウオール７−１を形成するために用いるＣＶＤ
　’　Ｓ　ｉ　Ｏ２膜７の表面形状及び膜厚が異なシ、
最終的に得られるサイドウオール７−１の形状及び寸法
に違いが生じ、均一な高濃度導電型不純物層（Ｎ＋）８
、ひいては均一なソース及びドレイン領域を形成するこ
とが困難であるという問題点があった。

この発明は前記従来技術が持っていた問題点として、フ
ィールド酸化膜の膜減シと、均一々高濃度導電型不純物
層、ひいては均一なソース及びドレイン領域の形成が困
難であるという点について解決した半導体装置の製造方
法を提供するものである。

（問題点を解決するだめの手段） この発明は前記問題点を解決するために、半導体装置、
特にＭＩＳ　ＦｇＴの製造方法において、第１のチッ化
膜を有するゲート絶縁膜を半導体基板上に形成し、該第
１のチッ化膜上にゲート電極材料と第２のチツ化膜を形
成する。そして第２のチッ化膜上に感光性有機物被膜を
選択的に塗布し、これをマスクとして第２のチッ化膜と
ゲート電極材料をエツチングして前記ゲート電極材料よ
シゲート電極を形成する。次に前記感光性有機物被膜を
取り除き、熱酸化によシ前記ゲート電極の側壁に第１の
酸化膜を形成し、この第１の酸化膜と前記ゲート電極を
マスクとして半導体基板に高濃度導電型不純物ドープ層
を形成する。その後第１の酸化膜及び第１と第２のチッ
化膜をそれぞれ取り除いて全面に第２の酸化膜を形成し
、前記ケゞ−ト電極をマスクとして半導体基板に低濃度
導電型不純物ドープ層を形成するようにしたものである
。

（作用） この発明によれば、以上のように熱酸化によシゲート電
極の側壁に第１の酸化膜からなるサイドウオールを形成
するので、フィールド酸化膜の膜減りを起こすことなく
、均一な形状及び寸法を有するサイドウオールの形成が
行えるのである。従って、前記問題点を除去出来るので
ある。

（実施例） 第１図（ａ）〜（ｇ）はこの発明の実施例を示す半導体
装置（例えばＮチャネル形シリコンゲートＭＯ８ＦＥＴ
　）の製造工程図である。第１図（ａ）に示すように半
導体基板（例えば、Ｐ形シリコン基板）１１上に選択的
にフィールド酸化膜１２を形成した後、全面にゲート絶
縁膜１３として５ｔ３Ｎ４からなる第１のチッ化膜を約
２０ｏＸ形成する。次にゲート電極１４を形成するため
のケ゛τト電極材料としてＰｏ１ｙ　Ｓｔ　（多結晶シ
リコン）をＣＶＤ法によｐ　４０００Ｘを堆積させ、こ
のＰｏ１ｙ　Ｓｔに導電性を持たせるだめにＰ（リン）
のような不純物をドープ（添加）した後、該Ｐｏ１ｙ　
Ｓｉ上に８１．Ｎ４からなる第２のチッ化膜１５を約２
００Ｘ形成する。その後感光性有機物被膜（例えば、フ
ォトレジスト）１６をスピン塗布し、ゲート電極領域が
残るように・ぐターニング（開孔）を行なう。

次に、第１図（ｂ）に示すように２４ターニングされた
フォトレジスト１６をマスクとしてゲート電極領域外の
第２のチッ化膜１５をＲＩＥ法（反応性イオンエツチン
グ法）等によってエツチングする。

さらに第１図（ｃ）に示すようにフォトレジスト１６及
び第２のチッ化膜１５をマスクとしてゲート電極材料で
あるＰｏ１ｙ　ＳｔをＲＩＥ法等によってエツチングし
、ゲート電極１４を形成する。その後第１図（ｄ）に示
すようにフォトレジスト１６を除去する。

フォトレジスト１６の除去後、高温の酸化雰囲気中にさ
らすと、ゲート絶縁膜１３である第１のチッ化膜と第２
の）ッ化膜１５とはそれぞれ酸化しにくい５ｔ３Ｎ４で
形成されているため、第１図（ｅ）に示すようにＰｏ１
ｙ　Ｓｉで構成されたゲート電極１４の露出しだ側壁の
みが選択的に熱酸化され、該側壁に第１の酸化膜１７か
らなるサイドウオールが形成される。そこでこのように
して得られた第１の酸化膜１７とゲート電極１４をマス
クとしく９） て、Ａｓイオンを５　Ｘ　１０　〜２　Ｘ　１０　　　
ｔｏｎｓＡｒｎ２の添加量でイオンインシラチージョン
（イオン打込み）を行ない、例えば濃度１×１０〜１×
１０２１ｃｎ１−３のＮ＋層からなる高濃度導電型不純
物ドープ層１８をＰ形シリコン基板１１に形成する。

次に、第１図（ｆ）に示すようにゲート電極１４の側壁
に形成された第１の酸化膜１７をフッ酸等によシ除去し
た後、ゲート電極１４上の第２のチッ化膜１５と露出し
ている第１のチッ化膜からなるゲート絶縁膜１３とを熱
リン酸、あるいはＳＦ６ガス等を用いたドライエツチン
グによって取り除く。

その後高温の酸化雰囲気中にさらし、全面を熱酸化して
第１図（ｇ）に示すように第２の酸化膜１９を形成した
後、ゲート電極１４をマスクとして全面にＡｓイオンを
例えば５×１０〜１×１０１ｏｎｓ／α２の添加量でイ
オンインプラチージョンを行ない、濃度１×１０〜１×
１０　ｃｒｎ　ＯＮ　層からなる低濃度導電型不純物ド
ープ層２０をＰ型シリコン基板１ノに形成する。さらに
イオンプラテーションを行なったＡｓを電気的に活性化
するために、例えば９５０℃で１時間アニール（焼き戻
し）を行なう。このようにして高濃度導電型不純物ドー
プ層１８及び低濃度導電型不純物ドープ層２０からなる
ＬＤＤ構造のソース及びドレイン領域をＰ形シリコン基
板１１に形成する。そしてソース及びドレイン領域上の
第２の酸化膜１９０ノ４ターニングを行なってＡｔ電極
等を形成し、Ｎチャネル形シリコンケゝ−）　ＭＯＳ　
ＦＥＴの製造を終る。

而してこの実施例によれば、従来のようにエツチングに
よりゲート電極の側壁にサイドウオールを形成するので
は彦く、熱酸化によシサイドウォールを形成するので、
従来の問題点であるオーバーエツチングによ多発生する
フィールド酸化膜の膜減りを防止することができる。ま
だ従来では、サイドウオールを形成するために使用して
いたＣＶＤ　ＳｉＯ２膜は・ぐターン密度に依存するた
めに、膜厚や形状にばらつきが生じ、しかもエツチング
を行なってはじめてサイドウオールが形成されるために
、エツチングの過不足によりサイドウオールが形成され
ないというおそれがあったが、この実施例によれば、熱
酸化によりゲート電極の側壁のみに直接サイドウオール
を形成するので、サイドウオールの膜厚や形状が一定と
なって安定性が優れるばかりか、エツチングの過不足に
よりサイドウオールが形成されないという問題もなくな
る。

さらに熱酸化によシサイドウォールを形成するので、パ
ターン依存性が少なく、このため熱酸化膜形成時にモニ
タウェハを入れることにより、サイドウオール幅を間接
的に測定することも可能となる。゛以上のようにこの実
施例にあっては、フィールド酸化膜の膜減りを起こさせ
るようなエツチングを行なわず、パターン依存性が少々
いＬＤＤ構造を得ることができ、これによって短チャネ
ルＭＯ３ＦＥＴのホトキャリア効果を低減させることが
できる。しかもソース及びドレインを形成するだめに不
純物をイオンインプラチージョンするときのマスクと、
セルファライン（自己整合）により精度良く形成するこ
とができるため、均一々ソース及びドレイン領域の形成
が可能となる。

なお、上記≠施例では、ゲート絶縁膜１３をＳ　：　３
Ｎ４からなる第１のチッ化膜で構成したが、これを５ｉ
０２膜上に第１のチッ化膜を堆積した）重構造にしても
、上記実施例と同様の利点を有する。

また、上記実施例ではＮチャネル形シリ→ンゲートＭＯ
８ＦＥＴの製造方法について説明したが、本発明は上記
製造条件に限定されず、しかもＭＩＳ　ＦＥＴに含まれ
る他のＰチャネル形シリコンケゞ−１ＭＯ８ＦＥＴ等に
ついても同様に適用できることはいうまでもない。　　
゛　　　　　　　　　　・（発明の効果） 以１詳細に説明したようにこの発明によれば、熱酸化に
よりゲート電極の側壁に第１の酸化膜からガるサイドウ
オールを形成するようにしたので、フィールド酸化膜の
膜減シを起こすことなく、均一な形状及び寸法を有する
ぜイドウオールの形成が行え、これによって精度良くソ
ース及びドレイン領域を形成しう゛るとしり効果が期待
出来る。

【図面の簡単な説明】

第１図（ａ）〜（ｇ）はこの発明の実施例を宗す半導体
装置の製造工程図、第一２図（ａ）〜（ｄ）は従来の半
導体装置の製造工程図である。 １１・・・半導体基板、１２・・・フィールド酸化膜、
１３・・・ゲート絶縁膜、１４・・・ケゞ−ト電極、１
５・・・第２のチッ化膜、１６・・・感光性有機物被膜
、１７・・・第１の酸化膜、１８・・・高濃度導電型不
純物ドープ層、１９・・・第２の酸化膜、２０・・・低
濃度導電型不純物ドープ層。 特許出願人　　沖電気工業株式会社 第１図 第２図 １、事件の表示 昭和５９年　特　許　　願第２２２２８９号２　発明の
名称 半導体装置の製造方法 ３　補正をする者 事件との関係　　　　　　　特、許　出　願　人住　所
（〒１０５）　　東京都港区虎ノ門１丁目７番１２号４
、代理人 住　所（〒１０５）　　東京都港区虎ノ門１丁目７番１
２号沖電気工業株式会社内 氏名（６８９２）　　弁理士　鈴木敏明電話　５’０ｌ
−３１１１（大代表） ５、補正の対象　明細書中「発明の詳細な説明」の欄６
、補正の内容　別紙の通９ ６、補正の内容 １、明細書第８頁第１８行目にｒ　５ＩＮ４　Ｊとある
のをｒ　５１３Ｎ４　Ｊと補正する。 ２　同書第１０頁第１９行目から第２０行目に「イオン
ノラテーション」とあるのを「イオンインプラチージョ
ン」と補正する。

Claims (2)

【特許請求の範囲】
1. （１）第１のチッ化膜を有するゲート絶縁膜を半導体基
   板上に形成する工程と、該第１のチッ化膜上にゲート電
   極材料及びそのゲート電極材料上に第２のチッ化膜をそ
   れぞれ形成する工程と、該第２のチッ化膜上に選択的に
   塗布した感光性有機物被膜をマスクとして前記第２のチ
   ッ化膜及びゲート電極材料をエッチングして前記ゲート
   電極材料によりゲート電極を形成する工程と、前記感光
   性有機物被膜を取り除く工程と、熱酸化により前記ゲー
   ト電極の側壁に第１の酸化膜を形成する工程と、前記ゲ
   ート電極及び第１の酸化膜をマスクとして前記半導体基
   板に高濃度導電型不純物ドープ層を形成する工程と、前
   記第１の酸化膜及び第１と第２のチッ化膜をそれぞれ取
   り除いた後全面に第２の酸化膜を形成する工程と、前記
   ゲート電極をマスクとして前記半導体基板に低濃度導電
   型不純物ドープ層を形成する工程とを順に施すことを特
   徴とする半導体装置の製造方法。
2. （２）ゲート絶縁膜は、酸化膜及び第１のチッ化膜を堆
   積して形成したことを特徴とする特許請求の範囲第１項
   記載の半導体装置の製造方法。