JPH021941A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH021941A JPH021941A JP14432988A JP14432988A JPH021941A JP H021941 A JPH021941 A JP H021941A JP 14432988 A JP14432988 A JP 14432988A JP 14432988 A JP14432988 A JP 14432988A JP H021941 A JPH021941 A JP H021941A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は半導体装置の製造方法に関するものであり、
特に、ライトリ−・ドープト・ドレイン（以下、ＬＤＤ
と略す）構造を有し、かつゲート側壁絶縁膜に不純物を
含有する膜を用いた絶縁ゲート（以下ＭＯ３と称す）電
界効果半導体装置の製造方法に関するものである。
特に、ライトリ−・ドープト・ドレイン（以下、ＬＤＤ
と略す）構造を有し、かつゲート側壁絶縁膜に不純物を
含有する膜を用いた絶縁ゲート（以下ＭＯ３と称す）電
界効果半導体装置の製造方法に関するものである。
［従来の技術］
第３Ａ図、第３Ｂ図および第３Ｃ図は、従来のＭＯ３電
界効果半導体装置の製造方法の主要工程を断面図で示し
たものである。
界効果半導体装置の製造方法の主要工程を断面図で示し
たものである。
第３Ａ図〜第３Ｃ図を参照して、従来のＭＯ８電界効果
半導体装置の製造方法を説明する。
半導体装置の製造方法を説明する。
まず、第３Ａ図を参照して、Ｐ型シリコン基板１に、ゲ
ート絶縁膜２およびゲート電極３を形成し、このゲート
電極３をマスクとして、低加速電圧で低濃度のｎ型不純
物４をイオン注入し、ソース・ドｌ／−ｒンの低ｌ１３
度領域５を形成する。
ート絶縁膜２およびゲート電極３を形成し、このゲート
電極３をマスクとして、低加速電圧で低濃度のｎ型不純
物４をイオン注入し、ソース・ドｌ／−ｒンの低ｌ１３
度領域５を形成する。
次に、第３Ｂ図を参照して、減圧化学気相成長法（以下
、ＬＰＧＶＤと略す）により、酸化膜６を堆積する。
、ＬＰＧＶＤと略す）により、酸化膜６を堆積する。
その後、第３Ｃ図を基原して、ＲＩＥ （反応性イオン
エツチング）異方性エツチングによって、ゲート側壁に
だけ酸化膜を残し、ゲート側壁残部７を形成する。
エツチング）異方性エツチングによって、ゲート側壁に
だけ酸化膜を残し、ゲート側壁残部７を形成する。
その後、ゲート電極３とゲート側壁残部７をマスクにし
て、高濃度のｎ型不純物８をイオン注入し、高濃ＩＪｔ
領域９を形成する。以上の方法によって、ＬＤＤ構造が
形成される。
て、高濃度のｎ型不純物８をイオン注入し、高濃ＩＪｔ
領域９を形成する。以上の方法によって、ＬＤＤ構造が
形成される。
［発明が解決しようとする課題］
しかしながら、このような従来のＬ Ｄ Ｄ 構造では
、第３Ａ図を参照して、イオン注入が若干傾斜をつけて
行なわれる（チャネリング防止のため）ため、ソース・
ドレイン層が左右非対称に形成されるという事態か生じ
ていた。すなわち、イオン注入のとき、ゲート電極３の
陰になってイオン注入かされなかった領域すなわち、シ
ャドーエリア１０の抵抗が上昇して、トランスコンダク
タンスが劣化し、かつ、ソース・ドレインを左右入替え
たトランジスタ特性に非対称性が生ずる、という問題点
があった。
、第３Ａ図を参照して、イオン注入が若干傾斜をつけて
行なわれる（チャネリング防止のため）ため、ソース・
ドレイン層が左右非対称に形成されるという事態か生じ
ていた。すなわち、イオン注入のとき、ゲート電極３の
陰になってイオン注入かされなかった領域すなわち、シ
ャドーエリア１０の抵抗が上昇して、トランスコンダク
タンスが劣化し、かつ、ソース・ドレインを左右入替え
たトランジスタ特性に非対称性が生ずる、という問題点
があった。
この発明は、上述のような問題点を解決するためになさ
れたもので、ソース−ドレイン形状の非対称性を解消し
、かつ、トランスコンダクタンスの劣化を防止すること
のできる半導体装置の製造方法を提供することを目的と
する。
れたもので、ソース−ドレイン形状の非対称性を解消し
、かつ、トランスコンダクタンスの劣化を防止すること
のできる半導体装置の製造方法を提供することを目的と
する。
［課題を解決するための手段］
この発明に係る半導体装置の製造方法は、以下の工程を
備えている。
備えている。
（１） 半導体基板上に全面的にゲート絶縁膜を形成す
る第１工程。
る第１工程。
（２） 上記ゲート絶縁膜が全面的に形成された上記半
導体基板上にゲート電極を形成する第２工ｆ呈。
導体基板上にゲート電極を形成する第２工ｆ呈。
（３） 上記ゲート電極の表面および側壁を絶縁膜で被
覆する第３工程。
覆する第３工程。
（４） 上記第３工程を行なった後、上記半導体基板表
面全体に該半導体基板と異なる型の不純物を含有した多
結晶シリコン膜を被覆し、その後、上記ゲート電極の側
壁部分に、上記多結晶シリコン膜の残部を残すようにエ
ツチング処理する第４工程。
面全体に該半導体基板と異なる型の不純物を含有した多
結晶シリコン膜を被覆し、その後、上記ゲート電極の側
壁部分に、上記多結晶シリコン膜の残部を残すようにエ
ツチング処理する第４工程。
（５） 上記ゲート電極および上記多結晶シリコン］漠
の残部をマスクにして、上記半導体基板と異なる導電型
の不純物をイオン注入する第５工程。
の残部をマスクにして、上記半導体基板と異なる導電型
の不純物をイオン注入する第５工程。
（６） 上記第５工程を終了した半導体装置に熱処理を
施すことにより、上記イオン注入された不純物を拡散さ
せて上記半導体基板上に高濃度領域を形成する、と同時
に、上記多結晶シリコン膜の残部（以下、サイドウオー
ルという）に含まれている不純物を拡散させて上記高濃
度領域の内側に低濃度領域を形成する第６工程。
施すことにより、上記イオン注入された不純物を拡散さ
せて上記半導体基板上に高濃度領域を形成する、と同時
に、上記多結晶シリコン膜の残部（以下、サイドウオー
ルという）に含まれている不純物を拡散させて上記高濃
度領域の内側に低濃度領域を形成する第６工程。
［作用］
この発明に係る半導体装置の製造方法においては、上記
第６工程を参照して、ゲート側壁にほぼ均等に形成され
るサイドウオールに含まれている不純物を拡散させて、
高濃度領域の内側に低濃度領域を形成するので、ゲート
電極の両側で対称なソース・ドレイン形状を得ることが
できる。
第６工程を参照して、ゲート側壁にほぼ均等に形成され
るサイドウオールに含まれている不純物を拡散させて、
高濃度領域の内側に低濃度領域を形成するので、ゲート
電極の両側で対称なソース・ドレイン形状を得ることが
できる。
［実施例コ
以下、この発明の一実施例を図について説明する。
第１Ａ図〜第１Ｄ図は、本発明の一実施例である、゛１
６導体装置の製造方法を説明するための図であり、断面
図で表わされている。
６導体装置の製造方法を説明するための図であり、断面
図で表わされている。
まず第１Ａ図を参照して、゛１４導体基板たとえばＰ型
シリコン凸阪１上にゲート絶縁ｊ漠２を全面的に形成す
る。次いで、ゲート絶縁膜２の上にゲート電極３を形成
する。ゲート電極３は、たとえば多結晶シリコンからな
る電極である。高融点金属またはポリサイドで、このゲ
ート電極３を形成してもよい。ゲート電極３は、ゲート
絶縁膜２の上に形成された多結晶シリコン膜をエツチン
グすることによって形成されるが、このエツチング時に
ゲート絶縁膜２が全面的に残るように、そのエツチング
条件を選ぶのが好ましい。
シリコン凸阪１上にゲート絶縁ｊ漠２を全面的に形成す
る。次いで、ゲート絶縁膜２の上にゲート電極３を形成
する。ゲート電極３は、たとえば多結晶シリコンからな
る電極である。高融点金属またはポリサイドで、このゲ
ート電極３を形成してもよい。ゲート電極３は、ゲート
絶縁膜２の上に形成された多結晶シリコン膜をエツチン
グすることによって形成されるが、このエツチング時に
ゲート絶縁膜２が全面的に残るように、そのエツチング
条件を選ぶのが好ましい。
次に、第１Ｂ図を参照して、ゲート電極、３の表面およ
び側壁に、熱酸化等により、酸化膜１１（絶縁膜）を形
成する。その後、シリコン基板１上に、ＬＰＧＶＤまた
は常圧ＣＶＤ等で、シリコン基ｔ［ｉ２１と異なる型の
不純物を含有した多結晶シリコン膜１またとえばリンド
ープトポリシリコン等を堆積する。図中、参照符号１３
はドープされたリンを表わしている。
び側壁に、熱酸化等により、酸化膜１１（絶縁膜）を形
成する。その後、シリコン基板１上に、ＬＰＧＶＤまた
は常圧ＣＶＤ等で、シリコン基ｔ［ｉ２１と異なる型の
不純物を含有した多結晶シリコン膜１またとえばリンド
ープトポリシリコン等を堆積する。図中、参照符号１３
はドープされたリンを表わしている。
次に、ＲＩＥ異方性エツチングを用いて、ゲート電極３
の側壁部分に多結晶シリコン膜１２の残部（サイドウオ
ール）を残すようにエツチング処理する。図中、参照符
号１４は、ゲート側壁部にのみ残されたサイドウオール
を表わしている。このＲＩＥ異方性エツチングによって
、ゲート電極３とサイドウオール１４の下以外の領域の
ゲート絶縁膜２は除去される。また、ゲート電極３上の
酸化膜１１も除去される。
の側壁部分に多結晶シリコン膜１２の残部（サイドウオ
ール）を残すようにエツチング処理する。図中、参照符
号１４は、ゲート側壁部にのみ残されたサイドウオール
を表わしている。このＲＩＥ異方性エツチングによって
、ゲート電極３とサイドウオール１４の下以外の領域の
ゲート絶縁膜２は除去される。また、ゲート電極３上の
酸化膜１１も除去される。
次に、第１Ｃ図を参照して、サイドウオール１４とゲー
ト電極３をマスクにして、高濃度ｎ型不純物８たとえば
Ａｓを、５０ Ｋ ｅ Ｖの加速電圧で、約４Ｘ１０”
個／ｃｍ２イオン注入する。
ト電極３をマスクにして、高濃度ｎ型不純物８たとえば
Ａｓを、５０ Ｋ ｅ Ｖの加速電圧で、約４Ｘ１０”
個／ｃｍ２イオン注入する。
その後、第１Ｄ図を参照して、基板全体に熱処理を施す
。すると、イオン注入された領域には１０２°個／ ｃ
ｍ ３程度の高ｌａ度領域９（ソース・ドレイン）が
形成される。さらに、その内側には、上記不純物含有絶
縁膜よりなるサイドウオール１４から拡散した１０１８
個／ ｃ ｍ ３程度の低濃度領域５（ソース・ドレイ
ン）が形成される。これにより、左右対称の低濃度領域
（ソース・ドレイン）を持つＬ Ｄ Ｄ ｔＭ造が得ら
れる。
。すると、イオン注入された領域には１０２°個／ ｃ
ｍ ３程度の高ｌａ度領域９（ソース・ドレイン）が
形成される。さらに、その内側には、上記不純物含有絶
縁膜よりなるサイドウオール１４から拡散した１０１８
個／ ｃ ｍ ３程度の低濃度領域５（ソース・ドレイ
ン）が形成される。これにより、左右対称の低濃度領域
（ソース・ドレイン）を持つＬ Ｄ Ｄ ｔＭ造が得ら
れる。
なお、上記実施例では、ゲート電極３の上部に形成され
た絶縁膜１１を除去した場合について説明したが、ゲー
ト電極上部の絶縁膜を残してもよい。これにより、実際
のデバイスで使用するときに、上層配線等の間の耐圧を
向上させるという効果を奏する。また、第２図を参照し
て、同じ目′的で、新たにゲート電極３上部に絶縁膜１
５を形成してもよい。
た絶縁膜１１を除去した場合について説明したが、ゲー
ト電極上部の絶縁膜を残してもよい。これにより、実際
のデバイスで使用するときに、上層配線等の間の耐圧を
向上させるという効果を奏する。また、第２図を参照し
て、同じ目′的で、新たにゲート電極３上部に絶縁膜１
５を形成してもよい。
また、サイドウオールに使用した多結晶シリコン膜１２
の表面に、絶縁膜たとえば酸化膜１６を形成してもよい
。これによって、他の配線とのショート（短絡）等が防
止される。
の表面に、絶縁膜たとえば酸化膜１６を形成してもよい
。これによって、他の配線とのショート（短絡）等が防
止される。
さらに、上記実施例では、Ｎチャネル絶縁ゲート（ＭＯ
Ｓ）電界効果半導体装置の場合について述べたか、Ｐ型
基板をＮ型基板またはＮ型ウェルにし、注入するＮ型不
純物イオンまたはＮ型不純物含有の多結晶シリコン膜を
各々Ｐ型不純物イオンまたはＰ型不純物含有の多結晶シ
リコン膜にすることにより、Ｐチャネル絶縁ゲート（Ｍ
ＯＳ）電界効果半導体装置を形成することができる、と
いうことは言うまでもない。
Ｓ）電界効果半導体装置の場合について述べたか、Ｐ型
基板をＮ型基板またはＮ型ウェルにし、注入するＮ型不
純物イオンまたはＮ型不純物含有の多結晶シリコン膜を
各々Ｐ型不純物イオンまたはＰ型不純物含有の多結晶シ
リコン膜にすることにより、Ｐチャネル絶縁ゲート（Ｍ
ＯＳ）電界効果半導体装置を形成することができる、と
いうことは言うまでもない。
［発明の効果］
以上説明したとおり、この発明によれば、ＬＤＤ構造の
低濃度領域（ソース・ドレイン）を、ゲート電極の側壁
に形成された不純物含有サイドウオールより不純物を拡
散することにより、左右対称に形成するように構成した
ので、高抵抗領域発生によるトランスコンダクタンスの
低下を防止でき、また、ソース・ドレインの入れ損ない
動作を奴に行なったとしても、対照的なトランジスタ特
性を持つ高性能、高信頼性のトランジスタが得られると
いう効果を奏する。
低濃度領域（ソース・ドレイン）を、ゲート電極の側壁
に形成された不純物含有サイドウオールより不純物を拡
散することにより、左右対称に形成するように構成した
ので、高抵抗領域発生によるトランスコンダクタンスの
低下を防止でき、また、ソース・ドレインの入れ損ない
動作を奴に行なったとしても、対照的なトランジスタ特
性を持つ高性能、高信頼性のトランジスタが得られると
いう効果を奏する。
第１Ａ図、第１Ｂ図、第１ｃ図および第１Ｄ図はこの発
明の一実施例の工程を表わした図である。 第２図はこの発明の他の実施例を示した断面図である。 第３Ａ図、第３Ｂ図および第３Ｃ図は、従来のＬＤＤ構
造の形成方法を工程順に示した断面図である。 図において、１はＰ型シリコン基板、２はゲート絶縁膜
、３はゲート電極、５は低濃度領域、８は高濃度ｎ型不
純物、９は高濃度領域、１１は酸化膜、１２は多結晶シ
リコン膜、１３はリン、１４はサイドウオールである。 なお、各図中同一符号は同一または相当部分を示す。 味 第 因 味 派 帳 第３Ａ図 ／／／／ツノ／ｌ−４ 第３Ｂ図 第３Ｃ図
明の一実施例の工程を表わした図である。 第２図はこの発明の他の実施例を示した断面図である。 第３Ａ図、第３Ｂ図および第３Ｃ図は、従来のＬＤＤ構
造の形成方法を工程順に示した断面図である。 図において、１はＰ型シリコン基板、２はゲート絶縁膜
、３はゲート電極、５は低濃度領域、８は高濃度ｎ型不
純物、９は高濃度領域、１１は酸化膜、１２は多結晶シ
リコン膜、１３はリン、１４はサイドウオールである。 なお、各図中同一符号は同一または相当部分を示す。 味 第 因 味 派 帳 第３Ａ図 ／／／／ツノ／ｌ−４ 第３Ｂ図 第３Ｃ図
Claims (1)
- 【特許請求の範囲】 半導体基板上に全面的にゲート絶縁膜を形成する第１工
程と、 前記ゲート絶縁膜が全面的に形成された前記半導体基板
上にゲート電極を形成する第２工程と、前記ゲート電極
の表面および側壁を絶縁膜で被覆する第３工程と、 前記第３工程を行なった後、前記半導体基板表面全体に
該半導体基板と異なる型の不純物を含有した多結晶シリ
コン膜を被覆し、その後、前記ゲート電極の側壁部分に
、前記多結晶シリコン膜の残部を残すようにエッチング
処理する第４工程と、前記第４工程を行なった後、前記
ゲート電極および前記多結晶シリコン膜の残部をマスク
にして、前記半導体基板と異なる導電型の不純物をイオ
ン注入する第５の工程と、 前記第５の工程を終了した半導体装置に熱処理を施すこ
とにより、前記イオン注入された不純物を拡散させて前
記半導体基板上に高濃度領域を形成する、と同時に、前
記多結晶シリコン膜の残部に含まれている不純物を拡散
させて前記高濃度領域の内側に低濃度領域を形成する第
６工程と、を備えた、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14432988A JPH021941A (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14432988A JPH021941A (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH021941A true JPH021941A (ja) | 1990-01-08 |
Family
ID=15359577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14432988A Pending JPH021941A (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH021941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5466619A (en) * | 1994-02-01 | 1995-11-14 | Goldstar Electron Co., Ltd. | Method for fabricating a thin film transistor |
-
1988
- 1988-06-10 JP JP14432988A patent/JPH021941A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5466619A (en) * | 1994-02-01 | 1995-11-14 | Goldstar Electron Co., Ltd. | Method for fabricating a thin film transistor |
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