JPH03272146A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03272146A JPH03272146A JP7403190A JP7403190A JPH03272146A JP H03272146 A JPH03272146 A JP H03272146A JP 7403190 A JP7403190 A JP 7403190A JP 7403190 A JP7403190 A JP 7403190A JP H03272146 A JPH03272146 A JP H03272146A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置の製造方法に関し、特にＬｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ（以下、ＬＤＤと称
す）構造の絶縁ゲート電界効果トランジスタを有する半
導体装置の製造方法に関するものである。
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ（以下、ＬＤＤと称
す）構造の絶縁ゲート電界効果トランジスタを有する半
導体装置の製造方法に関するものである。
［従来の技術］
ＬＤＤ構造を形成する場合、形成後の低温の熱処理か不
可欠である。しかしながら、低濃度のソース・ドレイン
領域はアモルファス状態でない場合、低い熱処理温度で
は注入した不純物の活性化が不充分となる。そこで、こ
の改善策として、例えば、シリコン注入を行ってアモル
ファス化を実現し、活性化を図る技術が用いられていた
。
可欠である。しかしながら、低濃度のソース・ドレイン
領域はアモルファス状態でない場合、低い熱処理温度で
は注入した不純物の活性化が不充分となる。そこで、こ
の改善策として、例えば、シリコン注入を行ってアモル
ファス化を実現し、活性化を図る技術が用いられていた
。
第２図（ａ）〜（ｄ）は従来のこの種の半導体装置の製
造方法の主要工程を示す断面図である。
造方法の主要工程を示す断面図である。
まず、第２図（ａ）に示すように、Ｐ型シリコン基板（
１）にゲート絶縁膜（２）およびゲート電極（３）を形
成し、このゲート電極（３）をマスクとして、例えば、
シリコンイオン（３０）をイオン注入す（１） （２） ることで、非晶質化したソース・ドレインとなるべき非
晶質領域（２１）を形成する。
１）にゲート絶縁膜（２）およびゲート電極（３）を形
成し、このゲート電極（３）をマスクとして、例えば、
シリコンイオン（３０）をイオン注入す（１） （２） ることで、非晶質化したソース・ドレインとなるべき非
晶質領域（２１）を形成する。
次に、第２図（ｂ）に示すように、低濃度のｎ型不純物
イオン（４０）をイオン注入し、非晶質化したソース・
ドレインとなる低濃度ｎ型領域（４）を形成する。
イオン（４０）をイオン注入し、非晶質化したソース・
ドレインとなる低濃度ｎ型領域（４）を形成する。
次に、第２図（Ｃ）に示すように、Ｌｏｗ Ｐｒｅｓｓ
ｕｒｅＣｈｅｍｉｃａｌ Ｖａｐｏｕｒ’ Ｄｅｐｏｓ
ｉｔｉｏｎ （低圧化学気相成長：以下、ＬＰＧＶＤと
称す）法で酸化膜（９）を堆積する。
ｕｒｅＣｈｅｍｉｃａｌ Ｖａｐｏｕｒ’ Ｄｅｐｏｓ
ｉｔｉｏｎ （低圧化学気相成長：以下、ＬＰＧＶＤと
称す）法で酸化膜（９）を堆積する。
次に、第２図（ｄ）に示すように、異方性エツチング（
Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によって
、ゲート電極（３） ゲート絶縁膜（２）の側壁（５
ｉｄｅ Ｗａｌｌ）にだけ酸化膜（９）の一部を残して
ゲート側壁酸化膜（８）を形成し、その後、ゲート電極
（３）とゲート側壁酸化膜（８）をマスクにして、高濃
度のｎを不純物（２０）をイオン注入し、高濃度ｎ型領
域（５）と低濃度ｎ型領域（４）からなるソース・ドレ
イン領域を形成する。これにより ＤＤ槽構造トランジ
スタが形成される。
Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によって
、ゲート電極（３） ゲート絶縁膜（２）の側壁（５
ｉｄｅ Ｗａｌｌ）にだけ酸化膜（９）の一部を残して
ゲート側壁酸化膜（８）を形成し、その後、ゲート電極
（３）とゲート側壁酸化膜（８）をマスクにして、高濃
度のｎを不純物（２０）をイオン注入し、高濃度ｎ型領
域（５）と低濃度ｎ型領域（４）からなるソース・ドレ
イン領域を形成する。これにより ＤＤ槽構造トランジ
スタが形成される。
［発明が解決しようとする課題］
以上のように低温プロセスでＬＤＤ構造を形成するため
に、先ず非晶質領域（２１）を形成するイオン注入（３
０）工程が必要であった。しかしながら、この方法では
、非晶質化させるためのイオン注入（３０）工程と、不
純物領域（４）、（５）を形成させるためのイオン注入
（４０） 、 （２０）とが必要であり、工程が長くな
ってしまうという問題点があった。
に、先ず非晶質領域（２１）を形成するイオン注入（３
０）工程が必要であった。しかしながら、この方法では
、非晶質化させるためのイオン注入（３０）工程と、不
純物領域（４）、（５）を形成させるためのイオン注入
（４０） 、 （２０）とが必要であり、工程が長くな
ってしまうという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、非晶質領域を形成するのみの工程が不要に
できて、低温プロセスでＬＤＤ構造を形成することが可
能な半導体装置の製造方法を提供することを目的とする
。
れたもので、非晶質領域を形成するのみの工程が不要に
できて、低温プロセスでＬＤＤ構造を形成することが可
能な半導体装置の製造方法を提供することを目的とする
。
［課題を解決するための手段］
この発明に関る半導体装置の製造方法は、第１導電型の
半導体基板上にゲート絶縁膜を介して形成されたゲート
電極をマスクに上記基板に上記基板を非晶質化させるべ
き質量を有する、第２導電型の不純物イオンを注入して
ソース・ドレインとなるべき低濃度領域を形成する第１
の工（３） （４） 程と、 上記ゲート電極を被覆するように上記基板上に酸化膜を
形成した後、異方性エツチングを施し、上記基板の主面
が露出するように上記酸化膜を除去し、上記ゲート電極
、ゲート絶縁膜の側壁に上記酸化膜の一部を残存させる
第２の工程と、上記ゲート電極、残存された酸化膜の一
部をマスクに、上記基板に第２導電型の不純物イオンを
注入し、上記低濃度領域よりは高濃度のソース・ドレイ
ンとなるべき高濃度領域を形成させる第３の工程とを含
むものである。
半導体基板上にゲート絶縁膜を介して形成されたゲート
電極をマスクに上記基板に上記基板を非晶質化させるべ
き質量を有する、第２導電型の不純物イオンを注入して
ソース・ドレインとなるべき低濃度領域を形成する第１
の工（３） （４） 程と、 上記ゲート電極を被覆するように上記基板上に酸化膜を
形成した後、異方性エツチングを施し、上記基板の主面
が露出するように上記酸化膜を除去し、上記ゲート電極
、ゲート絶縁膜の側壁に上記酸化膜の一部を残存させる
第２の工程と、上記ゲート電極、残存された酸化膜の一
部をマスクに、上記基板に第２導電型の不純物イオンを
注入し、上記低濃度領域よりは高濃度のソース・ドレイ
ンとなるべき高濃度領域を形成させる第３の工程とを含
むものである。
［作用］
この発明における低濃度領域を形成させるイオン注入は
、これによって基板も非晶質化される。
、これによって基板も非晶質化される。
そのため、同時に形成可能となるばかりか、高濃度領域
を形成させる際にも、性能劣化が防止される機能を有す
る。
を形成させる際にも、性能劣化が防止される機能を有す
る。
［実施例］
以下、この発明の一実施例を図について説明する。第１
図（ａ）〜（Ｃ）は、この発明の一実施例による半導体
装置の製造方法の主要工程を示す断面図である。図中、
第２図と同一符号は同一 または相当部分を示す。
図（ａ）〜（Ｃ）は、この発明の一実施例による半導体
装置の製造方法の主要工程を示す断面図である。図中、
第２図と同一符号は同一 または相当部分を示す。
先ず、第１図（ａ）に示すように、Ｐ型シリコン基板（
１）上にゲート絶縁膜（２）およびゲート電極（３）を
形成する。次に、ゲート電極（３）をマスクとして、例
えば、アンチモンイオン（ｓｂ”）を加速電圧７０Ｋｅ
Ｖ、ドーズ量Ｉ Ｘ １０”個／ｃｍ２程度でイオン注
入（１０）する。これによって非晶質化したｎ型低濃度
領域（４〉が形成される。
１）上にゲート絶縁膜（２）およびゲート電極（３）を
形成する。次に、ゲート電極（３）をマスクとして、例
えば、アンチモンイオン（ｓｂ”）を加速電圧７０Ｋｅ
Ｖ、ドーズ量Ｉ Ｘ １０”個／ｃｍ２程度でイオン注
入（１０）する。これによって非晶質化したｎ型低濃度
領域（４〉が形成される。
次に、第１図（ｂ）に示すようにＬＰＧＶＤ法により、
ゲート電極（３）、ゲート絶縁膜（２）を被覆するよう
に酸化膜（９）を所定膜厚に堆積する。
ゲート電極（３）、ゲート絶縁膜（２）を被覆するよう
に酸化膜（９）を所定膜厚に堆積する。
次に、第１図（Ｃ）に示すように、異方性の特性を有す
る反応性イオンエツチングによって全面エツチングを施
し、酸化膜（９）をシリコン基板（４）が露出するよう
にエツチングする。
る反応性イオンエツチングによって全面エツチングを施
し、酸化膜（９）をシリコン基板（４）が露出するよう
にエツチングする。
これにより酸化膜（ａ）の膜厚差によって、ゲート電極
（３） ゲート絶縁＠（２）とシリコン基板（１）と
の段差部のゲート電極（３）、ゲート絶縁膜（Ｆ＋） （６） （２）側壁部に酸化膜（９）の一部が残存する。これが
ゲート側壁酸化膜（８）である。その後、ゲート電極（
３）部、ゲート側壁酸化膜（８）をマスクにして、例え
ば、砒素イオン（八ｓ”）を加速電圧５０ＫｅＶ、ドー
ズ量４×１０１５個／ｃｍ２程度でイオン注入（２０）
Ｌ、、高濃度ｎ型領域（５）を形成する。これにより１
．００構造のトランジスタが形成される。
（３） ゲート絶縁＠（２）とシリコン基板（１）と
の段差部のゲート電極（３）、ゲート絶縁膜（Ｆ＋） （６） （２）側壁部に酸化膜（９）の一部が残存する。これが
ゲート側壁酸化膜（８）である。その後、ゲート電極（
３）部、ゲート側壁酸化膜（８）をマスクにして、例え
ば、砒素イオン（八ｓ”）を加速電圧５０ＫｅＶ、ドー
ズ量４×１０１５個／ｃｍ２程度でイオン注入（２０）
Ｌ、、高濃度ｎ型領域（５）を形成する。これにより１
．００構造のトランジスタが形成される。
なお、この後、ソース、ドレインとなるべき低濃度ｎ型
領域（４）、高濃度ｎ型領域（５）が活性化処理され、
さらに所定の処理が行われて半導体装置が完成される。
領域（４）、高濃度ｎ型領域（５）が活性化処理され、
さらに所定の処理が行われて半導体装置が完成される。
このように、非晶質化と低濃度不純物領域との形成が、
−度のイオン注入（１０）で行なえるため、工程が少な
く、工程短縮が図られる。
−度のイオン注入（１０）で行なえるため、工程が少な
く、工程短縮が図られる。
また、チャネリングが防止され、或いは接合形成も可能
である。
である。
なお、前記実施例ではＮチャネル絶縁ゲート電界効果ト
ランジスタを有する半導体装置を製造する場合について
述べたが、これに限らず、ｎ型の基板を用い、これにＰ
型不純物イオン、例えばインジウムイオンを注入するこ
とにより、Ｐチャネル絶縁ゲート電界効果トランジスタ
を有する半導体装置を形成する場合にも適用されるもの
である。
ランジスタを有する半導体装置を製造する場合について
述べたが、これに限らず、ｎ型の基板を用い、これにＰ
型不純物イオン、例えばインジウムイオンを注入するこ
とにより、Ｐチャネル絶縁ゲート電界効果トランジスタ
を有する半導体装置を形成する場合にも適用されるもの
である。
［発明の効果］
以りのようにこの発明によれば、非晶質化するに充分な
質量をもつイオンを注入することにより、非晶質化させ
るとともに、低濃度不純物領域を形成させるようにした
ので、工程を短縮できるばかりか、次の高濃度不純物イ
オン注入によっても、チャネリングが防止され、浅い接
合が形成可能となる効果を有する。
質量をもつイオンを注入することにより、非晶質化させ
るとともに、低濃度不純物領域を形成させるようにした
ので、工程を短縮できるばかりか、次の高濃度不純物イ
オン注入によっても、チャネリングが防止され、浅い接
合が形成可能となる効果を有する。
第１図（ａ）〜（Ｃ）はこの発明の一実施例の半導体装
置の製造方法を示す断面図、第２図（ａ）〜（ｄ）は従
来の半導体装置の製造方法を示す断面図である。 図において（１）はシリコン基板、（２）はゲート絶縁
膜、（３〉はゲート電極、（４）は非晶質化した低濃度
領域、（５）は高濃度領域、（８）はゲート側壁酸化膜
、（１０）は低濃度のｎ型不純物イオン注（７） （８） 人、（２０）は高濃度不純物イオン注入である。 なお、各図中同一符号は同一 または相当部分を示す。
置の製造方法を示す断面図、第２図（ａ）〜（ｄ）は従
来の半導体装置の製造方法を示す断面図である。 図において（１）はシリコン基板、（２）はゲート絶縁
膜、（３〉はゲート電極、（４）は非晶質化した低濃度
領域、（５）は高濃度領域、（８）はゲート側壁酸化膜
、（１０）は低濃度のｎ型不純物イオン注（７） （８） 人、（２０）は高濃度不純物イオン注入である。 なお、各図中同一符号は同一 または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基板上にゲート絶縁膜を介して形
成されたゲート電極をマスクに上記基板に上記基板を非
晶質化させるべき質量を有する、第２導電型の不純物イ
オンを注入してソース・ドレインとなるべき低濃度領域
を形成する第１の工程と、 上記ゲート電極を被覆するように上記基板上に酸化膜を
形成した後、異方性エッチングを施し、上記基板の主面
が露出するように上記酸化膜を除去し、上記ゲート電極
、ゲート絶縁膜の側壁に上記酸化膜の一部を残存させる
第２の工程と、上記ゲート電極、残存された酸化膜の一
部をマスクに、上記基板に第２導電型の不純物イオンを
注入し、上記低濃度領域よりは高濃度のソース・ドレイ
ンとなるべき高濃度領域を形成させる第３の工程とを含
む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7403190A JPH03272146A (ja) | 1990-03-22 | 1990-03-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7403190A JPH03272146A (ja) | 1990-03-22 | 1990-03-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03272146A true JPH03272146A (ja) | 1991-12-03 |
Family
ID=13535374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7403190A Pending JPH03272146A (ja) | 1990-03-22 | 1990-03-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03272146A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429873B1 (ko) * | 2001-07-19 | 2004-05-04 | 삼성전자주식회사 | 모스 트랜지스터 및 그 형성방법 |
| US7091093B1 (en) | 1999-09-17 | 2006-08-15 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device having a pocket dopant diffused layer |
-
1990
- 1990-03-22 JP JP7403190A patent/JPH03272146A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7091093B1 (en) | 1999-09-17 | 2006-08-15 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device having a pocket dopant diffused layer |
| KR100429873B1 (ko) * | 2001-07-19 | 2004-05-04 | 삼성전자주식회사 | 모스 트랜지스터 및 그 형성방법 |
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