JPH08172193A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08172193A JPH08172193A JP23271095A JP23271095A JPH08172193A JP H08172193 A JPH08172193 A JP H08172193A JP 23271095 A JP23271095 A JP 23271095A JP 23271095 A JP23271095 A JP 23271095A JP H08172193 A JPH08172193 A JP H08172193A
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Abstract
(57)【要約】
【課題】ソースおよびドレイン領域の空乏層ののびを防
止し、短チャネル効果を抑制すること。 【解決手段】ソースおよびドレイン領域の下部と一部が
重なる位置に、基板と同導電型の高濃度不純物領域を、
その不純物濃度のピークの深さが、前記ソースおよびド
レイン領域の不純物濃度のピークの深さより深くなるよ
うに設ける。
止し、短チャネル効果を抑制すること。 【解決手段】ソースおよびドレイン領域の下部と一部が
重なる位置に、基板と同導電型の高濃度不純物領域を、
その不純物濃度のピークの深さが、前記ソースおよびド
レイン領域の不純物濃度のピークの深さより深くなるよ
うに設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
ＭＯＳ型半導体装置の構造およびその製造方法に関する
ものである。
ＭＯＳ型半導体装置の構造およびその製造方法に関する
ものである。
【０００２】
【従来の技術】近年、半導体装置はますます微細化、高
集積化されてきている。ＭＯＳ型トランジスタも同様
で、その素子寸法はサブミクロン領域まで微細化されて
きている。しかし、電源電圧を一定のまま微細化を進め
ているため、ドレイン近傍の電界が強くなり、この領域
で発生するホットキャリアのためＭＯＳ型トランジスタ
が劣化するという問題が生じている。この問題を解決す
るために、ＬＤＤ(LightlyDoped Drain）という構造が
提案されているが、このＬＤＤをさらに改良した構造が
次の文献１に記載されている。（C. -Y. Wei, J. M. Pi
mbley, Y. Nissan-Cohen, "Buried and Graded／Buried
LDD Structures for Improved Hot-Electron Reliabil
ity" , IEEE Electron Device Lett., vol. EDL-7, pp3
80-382,1986）これを図５を用いて説明する。図５にお
いて、５０１はＰ型半導体基板、５０２はゲート酸化
膜、５０３はゲート電極、５０４は高濃度Ｎ型不純物層
によるソース領域およびドレイン領域、５０５は低濃度
Ｎ型不純物層によるソース領域およびドレイン領域、５
０６はサイドウォールである。５０５の低濃度Ｎ型不純
物層によるソース領域およびドレイン領域はＭＯＳ型ト
ランジスタのチャンネルより深く、ゲート電極より内側
へ張り出している。この結果、チャンネルを流れる電流
経路はドレイン端で下方へ曲げられ、ホットキャリアの
発生地点も基板内部へ移るので、発生したホットキャリ
アがゲート酸化膜とチャンネルの界面へ飛び込む数が減
少し、ホットキャリアによるＭＯＳ型トランジスタの劣
化が少なくなることが知られていた。
集積化されてきている。ＭＯＳ型トランジスタも同様
で、その素子寸法はサブミクロン領域まで微細化されて
きている。しかし、電源電圧を一定のまま微細化を進め
ているため、ドレイン近傍の電界が強くなり、この領域
で発生するホットキャリアのためＭＯＳ型トランジスタ
が劣化するという問題が生じている。この問題を解決す
るために、ＬＤＤ(LightlyDoped Drain）という構造が
提案されているが、このＬＤＤをさらに改良した構造が
次の文献１に記載されている。（C. -Y. Wei, J. M. Pi
mbley, Y. Nissan-Cohen, "Buried and Graded／Buried
LDD Structures for Improved Hot-Electron Reliabil
ity" , IEEE Electron Device Lett., vol. EDL-7, pp3
80-382,1986）これを図５を用いて説明する。図５にお
いて、５０１はＰ型半導体基板、５０２はゲート酸化
膜、５０３はゲート電極、５０４は高濃度Ｎ型不純物層
によるソース領域およびドレイン領域、５０５は低濃度
Ｎ型不純物層によるソース領域およびドレイン領域、５
０６はサイドウォールである。５０５の低濃度Ｎ型不純
物層によるソース領域およびドレイン領域はＭＯＳ型ト
ランジスタのチャンネルより深く、ゲート電極より内側
へ張り出している。この結果、チャンネルを流れる電流
経路はドレイン端で下方へ曲げられ、ホットキャリアの
発生地点も基板内部へ移るので、発生したホットキャリ
アがゲート酸化膜とチャンネルの界面へ飛び込む数が減
少し、ホットキャリアによるＭＯＳ型トランジスタの劣
化が少なくなることが知られていた。
【０００３】次に、従来のＬＤＤ型ＭＯＳトランジスタ
の製造方法を説明する。まず第ｌ導電型の半導体基板、
ここではＰ型シリコン基板上に第ｌのシリコン酸化膜を
形成する。その後、Ｐ型シリコン基板と同一導電型の不
純物ボロンをイオン注入する。このイオン注入はＭＯＳ
トランジスタのスレッショルド電圧を調整するものでチ
ャンネルドープと呼ばれ、普通ボロンのピーク位置は前
記Ｐ型シリコン基板と前記シリコン酸化膜の界面付近と
なるようイオン注入エネルギーを設定する。次に多結晶
シリコン膜を前記シリコン酸化膜上に形成した後、写真
触刻法により不要部分を除去してゲート電極を形成す
る。その後このゲート電極をマスクに前記Ｐ型シリコン
基板と反対導電型の不純物リンを、注入エネルギー４０
〜８０Ｋｅｖ、ドーズ量１×１０13〜５×１０13ｃｍ-2
でイオン注入する。
の製造方法を説明する。まず第ｌ導電型の半導体基板、
ここではＰ型シリコン基板上に第ｌのシリコン酸化膜を
形成する。その後、Ｐ型シリコン基板と同一導電型の不
純物ボロンをイオン注入する。このイオン注入はＭＯＳ
トランジスタのスレッショルド電圧を調整するものでチ
ャンネルドープと呼ばれ、普通ボロンのピーク位置は前
記Ｐ型シリコン基板と前記シリコン酸化膜の界面付近と
なるようイオン注入エネルギーを設定する。次に多結晶
シリコン膜を前記シリコン酸化膜上に形成した後、写真
触刻法により不要部分を除去してゲート電極を形成す
る。その後このゲート電極をマスクに前記Ｐ型シリコン
基板と反対導電型の不純物リンを、注入エネルギー４０
〜８０Ｋｅｖ、ドーズ量１×１０13〜５×１０13ｃｍ-2
でイオン注入する。
【０００４】次に前記Ｐ型シリコン基板および前記ゲー
ト電極上に第２のシリコン醸化膜を形成後、等方性イオ
ンエッチングを行うことにより前記ゲート電極に第２の
シリコン酸化膜によるサイドウォールを形成する。
ト電極上に第２のシリコン醸化膜を形成後、等方性イオ
ンエッチングを行うことにより前記ゲート電極に第２の
シリコン酸化膜によるサイドウォールを形成する。
【０００５】次に前記ゲート電極および前記サイドウォ
ールをマスクに前記Ｐ型シリコン基板と反対導電型の不
純物のヒ素を、注入エネルギー６０〜ｌ００ｋｅｖ、ド
ーズ量ｌ×ｌ０15〜１×１０16ｃｍ-2でイオン注入す
る。
ールをマスクに前記Ｐ型シリコン基板と反対導電型の不
純物のヒ素を、注入エネルギー６０〜ｌ００ｋｅｖ、ド
ーズ量ｌ×ｌ０15〜１×１０16ｃｍ-2でイオン注入す
る。
【０００６】
【発明が解決しようとする課題】しかし、前述の従来技
術ではソース領域およびドレイン領域が深くなるため、
ＭＯＳ型トランジスタのパンチスルーしやすくＭＯＳ型
トランジスタの微細化が難しいという欠点を有してお
り、またＭＯＳ型トランジスタのスレッショルド電圧を
合わせ込むため図６のようにＰ型不純物６０６をＰ型シ
リコン基板６０１の表面付近に導入すると、表面付近で
アバランシェ現象が起こりやすくなりホットキャリアに
よるＭＯＳ型トランジスタの劣化がかえって大きくなる
という欠点も有していた。
術ではソース領域およびドレイン領域が深くなるため、
ＭＯＳ型トランジスタのパンチスルーしやすくＭＯＳ型
トランジスタの微細化が難しいという欠点を有してお
り、またＭＯＳ型トランジスタのスレッショルド電圧を
合わせ込むため図６のようにＰ型不純物６０６をＰ型シ
リコン基板６０１の表面付近に導入すると、表面付近で
アバランシェ現象が起こりやすくなりホットキャリアに
よるＭＯＳ型トランジスタの劣化がかえって大きくなる
という欠点も有していた。
【０００７】そこで、本発明は、このような問題点を解
決するもので、その目的とするところは微細化してもパ
ンチスルーしにくく、ホットキャリアによる特性劣化の
少ないＭＯＳ型トランジスタを提供するところにある。
決するもので、その目的とするところは微細化してもパ
ンチスルーしにくく、ホットキャリアによる特性劣化の
少ないＭＯＳ型トランジスタを提供するところにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
第ｌ導電型の半導体基板上に設けられた第ｌの絶縁膜
と、前記第１の絶縁膜上に設けられたゲート電極と、前
記半導体基板に設けられた第１導電型の不純物を有する
前記半導体基板より不純物濃度が高濃度の第１の領域
と、前記ゲート電極の両側の前記半導体基板に設けられ
た第２導電型の不純物を有する第１のソース領域および
ドレイン領域と、前記ゲート電極の両側に設けられたサ
イドウォールと、前記サイドウォールの両側の前記半導
体基板に設けられた第２導電型の不純物を有する第２の
ソース領域およびドレイン領域とからなる半導体装置に
おいて、前記第１のソース領域およびドレイン領域の不
純物濃度の最大となる領域の深さが前記半導体装置のチ
ャンネルより深く、前記第１のソース領域およびドレイ
ン領域が前記ゲート電極より内側に張り出し、かつ前記
第１の領域の深さが前記第１のソース領域およびドレイ
ン領域の深さよりも深いことを特徴とする。
第ｌ導電型の半導体基板上に設けられた第ｌの絶縁膜
と、前記第１の絶縁膜上に設けられたゲート電極と、前
記半導体基板に設けられた第１導電型の不純物を有する
前記半導体基板より不純物濃度が高濃度の第１の領域
と、前記ゲート電極の両側の前記半導体基板に設けられ
た第２導電型の不純物を有する第１のソース領域および
ドレイン領域と、前記ゲート電極の両側に設けられたサ
イドウォールと、前記サイドウォールの両側の前記半導
体基板に設けられた第２導電型の不純物を有する第２の
ソース領域およびドレイン領域とからなる半導体装置に
おいて、前記第１のソース領域およびドレイン領域の不
純物濃度の最大となる領域の深さが前記半導体装置のチ
ャンネルより深く、前記第１のソース領域およびドレイ
ン領域が前記ゲート電極より内側に張り出し、かつ前記
第１の領域の深さが前記第１のソース領域およびドレイ
ン領域の深さよりも深いことを特徴とする。
【０００９】また、本発明の半導体装置の製造方法は、
第１導電型の半導体基板上に第１の酸化膜を形成する工
程と、前記半導体基板と同一導電型の第１の不純物を前
記半導体基板中にイオン注入する工程と、前記第１の酸
化膜上にＭＯＳ型トランジスタのゲート電極を形成する
工程と、前記ゲート電極をマスクとして前記半導体基板
と反対導電型の第２の不純物を前記半導体基板中にその
不純物のピークが前記第１の不純物濃度のピークよりも
浅くなるようにイオン注入する工程と、前記半導体基板
および前記ゲート電極に第１の絶縁膜を形成した後、等
方性イオンエッチングを行うことにより前記ゲート電極
に前記第１の絶縁膜によるサイドウォールを形成する工
程と、前記ゲート電極および前記サイドウォールをマス
クに前記半導体基板と反対導電型の第３の不純物を前記
半導体基板中にイオン注入する工程とからなることを特
徴とする。
第１導電型の半導体基板上に第１の酸化膜を形成する工
程と、前記半導体基板と同一導電型の第１の不純物を前
記半導体基板中にイオン注入する工程と、前記第１の酸
化膜上にＭＯＳ型トランジスタのゲート電極を形成する
工程と、前記ゲート電極をマスクとして前記半導体基板
と反対導電型の第２の不純物を前記半導体基板中にその
不純物のピークが前記第１の不純物濃度のピークよりも
浅くなるようにイオン注入する工程と、前記半導体基板
および前記ゲート電極に第１の絶縁膜を形成した後、等
方性イオンエッチングを行うことにより前記ゲート電極
に前記第１の絶縁膜によるサイドウォールを形成する工
程と、前記ゲート電極および前記サイドウォールをマス
クに前記半導体基板と反対導電型の第３の不純物を前記
半導体基板中にイオン注入する工程とからなることを特
徴とする。
【００１０】
【発明の実施の形態】本発明のによる実施例を図ｌを用
いて詳しく説明する。なお図１（ｆ）は本発明によるＭ
ＯＳ型トランジスタの最終工程断面図であるが、１０１
はＰ型シリコン基板、１０２はシリコン酸化膜、１０３
はシリコン基板より高濃度のＰ型不純物層、１０４はゲ
ート電極、１０５は低濃度Ｎ型不純物層、１０６はシリ
コン酸化膜によるサイドウォール、１０７は高濃度Ｎ型
不純物層である。まず図１（ａ）のようにＰ型シリコン
基板１０１上に熱酸化法により２００Åのゲート酸化膜
１０２を形成する。次に図１（ｂ）のようにＰ型不純
物、たとえばボロンを１×１０12〜１×１０14ｃｍ-2の
ドーズ量、６０〜３００Ｋｅｖの加速電圧でイオン注入
することにより０．３〜０．４μｍぐらいの深さにピー
クがくるように高濃度Ｐ型不純物層１０３を形成する。
次に、図１（ｃ）のようにＣＶＤ法により多結晶シリコ
ン膜を５０００Å形成後、写真触刻法により不要部分を
除去しゲート電極１０４を形成する。次に図１（ｄ）の
ようにゲート電極１０４をマスクにＮ型不純物たとえば
リンを１×１０12〜１×１０15ｃｍ-2のドーズ量で６０
〜１５０Ｋｅｖの加速電圧でイオン注入することにより
ソース、ドレイン領域の低濃度Ｎ型不純物１０５を形成
する。次に、図１（ｅ）のようにＣＶＤ法によりシリコ
ン酸化膜を６０００Å形成後、反応性イオンエッチング
を行うことによりシリコン酸化膜によるサイドウォール
１０６を形成する。次に図１（ｆ）のようにゲート電極
１０４、サイドウォール１０６をマスクにＮ型不純物、
たとえばヒ素を１×１０16cｍ-2のドーズ量で６０Ｋｅ
ｖの加速電圧でイオン注入することによりソース、ドレ
イン領域の高濃度Ｎ型不純物層１０７を形成する。最後
にイオン注入層の活性化を行うために８００〜１１００
℃の熱処理を行う。このようにして形成されたＭＯＳ型
トランジスタでは、チャンネルを流れる電流経路はドレ
イン端で下方へ曲げられ、ホットキャリアの発生地点も
基板内部へ移るので、発生したホットキャリアがゲート
酸化膜とチャンネルの界面へ飛び込む数が減少し、ホッ
トキャリアによるＭＯＳ型トランジスタの劣化が少な
い。
いて詳しく説明する。なお図１（ｆ）は本発明によるＭ
ＯＳ型トランジスタの最終工程断面図であるが、１０１
はＰ型シリコン基板、１０２はシリコン酸化膜、１０３
はシリコン基板より高濃度のＰ型不純物層、１０４はゲ
ート電極、１０５は低濃度Ｎ型不純物層、１０６はシリ
コン酸化膜によるサイドウォール、１０７は高濃度Ｎ型
不純物層である。まず図１（ａ）のようにＰ型シリコン
基板１０１上に熱酸化法により２００Åのゲート酸化膜
１０２を形成する。次に図１（ｂ）のようにＰ型不純
物、たとえばボロンを１×１０12〜１×１０14ｃｍ-2の
ドーズ量、６０〜３００Ｋｅｖの加速電圧でイオン注入
することにより０．３〜０．４μｍぐらいの深さにピー
クがくるように高濃度Ｐ型不純物層１０３を形成する。
次に、図１（ｃ）のようにＣＶＤ法により多結晶シリコ
ン膜を５０００Å形成後、写真触刻法により不要部分を
除去しゲート電極１０４を形成する。次に図１（ｄ）の
ようにゲート電極１０４をマスクにＮ型不純物たとえば
リンを１×１０12〜１×１０15ｃｍ-2のドーズ量で６０
〜１５０Ｋｅｖの加速電圧でイオン注入することにより
ソース、ドレイン領域の低濃度Ｎ型不純物１０５を形成
する。次に、図１（ｅ）のようにＣＶＤ法によりシリコ
ン酸化膜を６０００Å形成後、反応性イオンエッチング
を行うことによりシリコン酸化膜によるサイドウォール
１０６を形成する。次に図１（ｆ）のようにゲート電極
１０４、サイドウォール１０６をマスクにＮ型不純物、
たとえばヒ素を１×１０16cｍ-2のドーズ量で６０Ｋｅ
ｖの加速電圧でイオン注入することによりソース、ドレ
イン領域の高濃度Ｎ型不純物層１０７を形成する。最後
にイオン注入層の活性化を行うために８００〜１１００
℃の熱処理を行う。このようにして形成されたＭＯＳ型
トランジスタでは、チャンネルを流れる電流経路はドレ
イン端で下方へ曲げられ、ホットキャリアの発生地点も
基板内部へ移るので、発生したホットキャリアがゲート
酸化膜とチャンネルの界面へ飛び込む数が減少し、ホッ
トキャリアによるＭＯＳ型トランジスタの劣化が少な
い。
【００１１】また、ソース領域およびドレイン領域は深
くなってはいるが、それより深い部分に図１（ｆ）の高
濃度Ｐ型不純物層１０３が存在するために空乏層ののび
がおさえられパンチスルーしにくく、ＭＯＳ型トランジ
スタを微細化できる。さらに、ＭＯＳ型トランジスタの
スレッショルド電圧を合わせ込むために図１（ｆ）の高
濃度Ｐ型不純物層１０３の濃度を増加してもＰ型シリコ
ン基板表面付近でのアバランシェ現象はおこりにくく、
ホットキャリアによるＭＯＳ型トランジスタの劣化も小
さい。
くなってはいるが、それより深い部分に図１（ｆ）の高
濃度Ｐ型不純物層１０３が存在するために空乏層ののび
がおさえられパンチスルーしにくく、ＭＯＳ型トランジ
スタを微細化できる。さらに、ＭＯＳ型トランジスタの
スレッショルド電圧を合わせ込むために図１（ｆ）の高
濃度Ｐ型不純物層１０３の濃度を増加してもＰ型シリコ
ン基板表面付近でのアバランシェ現象はおこりにくく、
ホットキャリアによるＭＯＳ型トランジスタの劣化も小
さい。
【００１２】ここでは実施例としてＰ型不純物としてボ
ロンを、低濃度Ｎ型不純物としてリンを、高濃度Ｎ型不
純物としてヒ素を使用したＮチャンネルＬＤＤトランジ
スタをあげたが、Ｐ型不純物層としてはアルミニウム、
ガリウム、インジウムを用いてもよいし、ボロンとアル
ミニウムのようにこれらの不純物を組み合わせて導入し
てもよい。また、低濃度Ｎ型不純物、高濃度Ｎ型不純物
にはリン、ヒ素の他にアンチモンを用いてもよいし、リ
ンとヒ素のようにこれらの不純物を組み合わせて導入し
てもよい。
ロンを、低濃度Ｎ型不純物としてリンを、高濃度Ｎ型不
純物としてヒ素を使用したＮチャンネルＬＤＤトランジ
スタをあげたが、Ｐ型不純物層としてはアルミニウム、
ガリウム、インジウムを用いてもよいし、ボロンとアル
ミニウムのようにこれらの不純物を組み合わせて導入し
てもよい。また、低濃度Ｎ型不純物、高濃度Ｎ型不純物
にはリン、ヒ素の他にアンチモンを用いてもよいし、リ
ンとヒ素のようにこれらの不純物を組み合わせて導入し
てもよい。
【００１３】次に、本実施例および従来例によるＭＯＳ
型トランジスタのホットキャリアによるＧｍ劣化の時間
依存性のグラフを図７に示す。Ａは本実施例、Ｂは従来
例のグラフである。このグラフより、本実施例によれば
従来例と比べてホットキャリアによるＧｍ劣化が約１／
５になることがわかる。さらに本実施例は従来例と比べ
て約０．１５μｍパンチスルーしにくく、微細化が可能
なことがわかった。
型トランジスタのホットキャリアによるＧｍ劣化の時間
依存性のグラフを図７に示す。Ａは本実施例、Ｂは従来
例のグラフである。このグラフより、本実施例によれば
従来例と比べてホットキャリアによるＧｍ劣化が約１／
５になることがわかる。さらに本実施例は従来例と比べ
て約０．１５μｍパンチスルーしにくく、微細化が可能
なことがわかった。
【００１４】本実施例では、ＬＤＤ型トランジスタにつ
いて記述したが、図２のようなシングルドレイントラン
ジスタでも同様な結果が得られる。また図３、図４のよ
うなＰチャンネルトランジスタに使用しても同様な結果
が得られることは言うまでもない。
いて記述したが、図２のようなシングルドレイントラン
ジスタでも同様な結果が得られる。また図３、図４のよ
うなＰチャンネルトランジスタに使用しても同様な結果
が得られることは言うまでもない。
【００１５】また、本実施例ではソース、ドレイン下に
高濃度不純物層１０３を接するように設けたが、これに
よりα線に対する阻止効果が上がったが、１０３はゲー
ト下のチャンネル領域だけに存在していても良いのであ
る。
高濃度不純物層１０３を接するように設けたが、これに
よりα線に対する阻止効果が上がったが、１０３はゲー
ト下のチャンネル領域だけに存在していても良いのであ
る。
【００１６】
【発明の効果】本発明によればパンチスルー現象が起こ
りにくいためＭＯＳ型トランジスタがサブミクロン領域
まで微細化でき、ＬＳＩの高集積化、高速化が可能にな
るだけでなく、ホットキャリアによる特性劣化が少なく
なるため、ＬＳＩの信頼性向上に大きな役割を果たす効
果がある。
りにくいためＭＯＳ型トランジスタがサブミクロン領域
まで微細化でき、ＬＳＩの高集積化、高速化が可能にな
るだけでなく、ホットキャリアによる特性劣化が少なく
なるため、ＬＳＩの信頼性向上に大きな役割を果たす効
果がある。
【００１７】また。本発明によればホットキャリアによ
る電子正孔対の発生地点がゲート酸化膜から離れたシリ
コン基板中にあるため、発生した電子がゲート酸化膜中
に飛び込む確率が低くなりＧｍの劣化が少なくなるとい
った効果を有する。
る電子正孔対の発生地点がゲート酸化膜から離れたシリ
コン基板中にあるため、発生した電子がゲート酸化膜中
に飛び込む確率が低くなりＧｍの劣化が少なくなるとい
った効果を有する。
【００１８】また、チャンネルドープ領域がＬＤＤ領域
より深い部分にあるのでドレイン電圧を加えたときの空
乏層の開きが抑えられ、短チャンネル効果を抑制する効
果もある。
より深い部分にあるのでドレイン電圧を加えたときの空
乏層の開きが抑えられ、短チャンネル効果を抑制する効
果もある。
【００１９】
【図１】（ａ）〜（ｆ）は本発明の半導体装置の１実施
例を示す工程断面図。
例を示す工程断面図。
【図２】本発明の他の実施例を示す主要断面図。
【図３】本発明の他の実施例を示す主要断面図。
【図４】本発明の他の実施例を示す主要断面図。
【図５】従来の半導体装置を示す主要断面図。
【図６】従来の半導体装置を示す主要断面図。
【図７】ＭＯＳ型トランジスタのホットキャリアによる
Ｇｍ劣化の時間依存性を示す図。
Ｇｍ劣化の時間依存性を示す図。
１０１、２０１、５０１、６０１・・・Ｐ型シリコン基
板 １０２、２０２、５０２、６０２・・・シリコン酸化膜 １０３、２０３、６０６・・・・・・シリコン基板より
高濃度のＰ型不純物層 １０４、２０４、５０３、６０３・・・ゲート電極 １０５、５０５、６０５・・・・・・低濃度Ｎ型不純物
層 １０６、５０６、６０７・・・・・・シリコン酸化膜 １０７、２０５、５０４、６０４・・・高濃度Ｎ型不純
物層 ３０１、４０１・・・・・・・・・・Ｎ型シリコン基板 ３０２、４０２・・・・・・シリコン酸化膜 ３０３、４０３・・・・・・シリコン基板より高濃度の
Ｎ型不純物層 ３０４、４０４・・・・・・ゲート電極 ３０５・・・・・・・・・・低濃度Ｐ型不純物層 ３０６・・・・・・・・・・シリコン酸化膜 ３０７、４０５・・・・・・高濃度Ｐ型不純物層
板 １０２、２０２、５０２、６０２・・・シリコン酸化膜 １０３、２０３、６０６・・・・・・シリコン基板より
高濃度のＰ型不純物層 １０４、２０４、５０３、６０３・・・ゲート電極 １０５、５０５、６０５・・・・・・低濃度Ｎ型不純物
層 １０６、５０６、６０７・・・・・・シリコン酸化膜 １０７、２０５、５０４、６０４・・・高濃度Ｎ型不純
物層 ３０１、４０１・・・・・・・・・・Ｎ型シリコン基板 ３０２、４０２・・・・・・シリコン酸化膜 ３０３、４０３・・・・・・シリコン基板より高濃度の
Ｎ型不純物層 ３０４、４０４・・・・・・ゲート電極 ３０５・・・・・・・・・・低濃度Ｐ型不純物層 ３０６・・・・・・・・・・シリコン酸化膜 ３０７、４０５・・・・・・高濃度Ｐ型不純物層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１０月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 半導体装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
ＭＯＳ型半導体装置の構造に関するものである。
ＭＯＳ型半導体装置の構造に関するものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
第ｌ導電型の半導体基板上に設けられた第ｌの絶縁膜
と、前記第１の絶縁膜上に設けられたゲート電極と、前
記半導体基板に設けられた第１導電型の不純物を有する
前記半導体基板より不純物濃度が高い第１の領域と、前
記ゲート電極の両側の前記半導体基板に設けられ、前記
第１導電型と反対導電型の第２導電型の不純物を有する
第１のソース領域およびドレイン領域と、を有する半導
体装置であって、前記第１のソース領域およびドレイン
領域は前記半導体装置のチャネルよりも深い位置で前記
ゲート電極下方の前記チャネル側に張り出し、かつ前記
第１の領域の深さが前記第１のソース領域およびドレイ
ン領域の深さよりも深いことを特徴とする。
第ｌ導電型の半導体基板上に設けられた第ｌの絶縁膜
と、前記第１の絶縁膜上に設けられたゲート電極と、前
記半導体基板に設けられた第１導電型の不純物を有する
前記半導体基板より不純物濃度が高い第１の領域と、前
記ゲート電極の両側の前記半導体基板に設けられ、前記
第１導電型と反対導電型の第２導電型の不純物を有する
第１のソース領域およびドレイン領域と、を有する半導
体装置であって、前記第１のソース領域およびドレイン
領域は前記半導体装置のチャネルよりも深い位置で前記
ゲート電極下方の前記チャネル側に張り出し、かつ前記
第１の領域の深さが前記第１のソース領域およびドレイ
ン領域の深さよりも深いことを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】削除
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【発明の実施の形態】本発明による実施例を図ｌを用い
て詳しく説明する。なお図１（ｆ）は本発明によるＭＯ
Ｓ型トランジスタの最終工程断面図であるが、１０１は
Ｐ型シリコン基板、１０２はシリコン酸化膜、１０３は
シリコン基板より高濃度のＰ型不純物層、１０４はゲー
ト電極、１０５は低濃度Ｎ型不純物層、１０６はシリコ
ン酸化膜によるサイドウォール、１０７は高濃度Ｎ型不
純物層である。まず図１（ａ）のようにＰ型シリコン基
板１０１上に熱酸化法により２００Åのゲート酸化膜１
０２を形成する。次に図１（ｂ）のようにＰ型不純物、
たとえばボロンを１×１０12〜１×１０14ｃｍ-2のドー
ズ量、６０〜３００Ｋｅｖの加速電圧でイオン注入する
ことにより０．３〜０．４μｍぐらいの深さにピークが
くるように高濃度Ｐ型不純物層１０３を形成する。次
に、図１（ｃ）のようにＣＶＤ法により多結晶シリコン
膜を５０００Å形成後、写真触刻法により不要部分を除
去しゲート電極１０４を形成する。次に図１（ｄ）のよ
うにゲート電極１０４をマスクにＮ型不純物たとえばリ
ンを１×１０12〜１×１０15ｃｍ-2のドーズ量で６０〜
１５０Ｋｅｖの加速電圧でイオン注入することによりソ
ース、ドレイン領域の低濃度Ｎ型不純物１０５を形成す
る。次に、図１（ｅ）のようにＣＶＤ法によりシリコン
酸化膜を６０００Å形成後、反応性イオンエッチングを
行うことによりシリコン酸化膜によるサイドウォール１
０６を形成する。次に図１（ｆ）のようにゲート電極１
０４、サイドウォール１０６をマスクにＮ型不純物、た
とえばヒ素を１×１０16cｍ-2のドーズ量で６０Ｋｅｖ
の加速電圧でイオン注入することによりソース、ドレイ
ン領域の高濃度Ｎ型不純物層１０７を形成する。最後に
イオン注入層の活性化を行うために８００〜１１００℃
の熱処理を行う。このようにして形成されたＭＯＳ型ト
ランジスタでは、チャンネルを流れる電流経路はドレイ
ン端で下方へ曲げられ、ホットキャリアの発生地点も基
板内部へ移るので、発生したホットキャリアがゲート酸
化膜とチャンネルの界面へ飛び込む数が減少し、ホット
キャリアによるＭＯＳ型トランジスタの劣化が少ない。
て詳しく説明する。なお図１（ｆ）は本発明によるＭＯ
Ｓ型トランジスタの最終工程断面図であるが、１０１は
Ｐ型シリコン基板、１０２はシリコン酸化膜、１０３は
シリコン基板より高濃度のＰ型不純物層、１０４はゲー
ト電極、１０５は低濃度Ｎ型不純物層、１０６はシリコ
ン酸化膜によるサイドウォール、１０７は高濃度Ｎ型不
純物層である。まず図１（ａ）のようにＰ型シリコン基
板１０１上に熱酸化法により２００Åのゲート酸化膜１
０２を形成する。次に図１（ｂ）のようにＰ型不純物、
たとえばボロンを１×１０12〜１×１０14ｃｍ-2のドー
ズ量、６０〜３００Ｋｅｖの加速電圧でイオン注入する
ことにより０．３〜０．４μｍぐらいの深さにピークが
くるように高濃度Ｐ型不純物層１０３を形成する。次
に、図１（ｃ）のようにＣＶＤ法により多結晶シリコン
膜を５０００Å形成後、写真触刻法により不要部分を除
去しゲート電極１０４を形成する。次に図１（ｄ）のよ
うにゲート電極１０４をマスクにＮ型不純物たとえばリ
ンを１×１０12〜１×１０15ｃｍ-2のドーズ量で６０〜
１５０Ｋｅｖの加速電圧でイオン注入することによりソ
ース、ドレイン領域の低濃度Ｎ型不純物１０５を形成す
る。次に、図１（ｅ）のようにＣＶＤ法によりシリコン
酸化膜を６０００Å形成後、反応性イオンエッチングを
行うことによりシリコン酸化膜によるサイドウォール１
０６を形成する。次に図１（ｆ）のようにゲート電極１
０４、サイドウォール１０６をマスクにＮ型不純物、た
とえばヒ素を１×１０16cｍ-2のドーズ量で６０Ｋｅｖ
の加速電圧でイオン注入することによりソース、ドレイ
ン領域の高濃度Ｎ型不純物層１０７を形成する。最後に
イオン注入層の活性化を行うために８００〜１１００℃
の熱処理を行う。このようにして形成されたＭＯＳ型ト
ランジスタでは、チャンネルを流れる電流経路はドレイ
ン端で下方へ曲げられ、ホットキャリアの発生地点も基
板内部へ移るので、発生したホットキャリアがゲート酸
化膜とチャンネルの界面へ飛び込む数が減少し、ホット
キャリアによるＭＯＳ型トランジスタの劣化が少ない。
Claims (2)
- 【請求項１】第ｌ導電型の半導体基板上に設けられた第
ｌの絶縁膜と、前記第１の絶縁膜上に設けられたゲート
電極と、前記半導体基板に設けられた第１導電型の不純
物を有する前記半導体基板より不純物濃度が高濃度の第
１の領域と、前記ゲート電極の両側の前記半導体基板に
設けられた第２導電型の不純物を有する第１のソース領
域およびドレイン領域と、前記ゲート電極の両側に設け
られたサイドウォールと、前記サイドウォールの両側の
前記半導体基板に設けられた第２導電型の不純物を有す
る第２のソース領域およびドレイン領域とからなる半導
体装置において、 前記第１のソース領域およびドレイン領域の不純物濃度
の最大となる領域の深さが前記半導体装置のチャンネル
より深く、前記第１のソース領域およびドレイン領域が
前記ゲート電極より内側に張り出し、かつ前記第１の領
域の深さが前記第１のソース領域およびドレイン領域の
深さよりも深いことを特徴とする半導体装置。 - 【請求項２】第１導電型の半導体基板上に第１の酸化膜
を形成する工程と、前記半導体基板と同一導電型の第１
の不純物を前記半導体基板中にイオン注入する工程と、
前記第１の酸化膜上にＭＯＳ型トランジスタのゲート電
極を形成する工程と、前記ゲート電極をマスクとして前
記半導体基板と反対導電型の第２の不純物を前記半導体
基板中にその不純物のピークが前記第１の不純物濃度の
ピークよりも浅くなるようにイオン注入する工程と、前
記半導体基板および前記ゲート電極に第１の絶縁膜を形
成した後、等方性イオンエッチングを行うことにより前
記ゲート電極に前記第１の絶縁膜によるサイドウォール
を形成する工程と、前記ゲート電極および前記サイドウ
ォールをマスクに前記半導体基板と反対導電型の第３の
不純物を前記半導体基板中にイオン注入する工程とから
なることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7232710A JP2591518B2 (ja) | 1995-09-11 | 1995-09-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7232710A JP2591518B2 (ja) | 1995-09-11 | 1995-09-11 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62325698A Division JP2537649B2 (ja) | 1987-05-19 | 1987-12-23 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08172193A true JPH08172193A (ja) | 1996-07-02 |
| JP2591518B2 JP2591518B2 (ja) | 1997-03-19 |
Family
ID=16943574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7232710A Expired - Lifetime JP2591518B2 (ja) | 1995-09-11 | 1995-09-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591518B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003105235A1 (ja) * | 2002-06-10 | 2003-12-18 | 日本電気株式会社 | 絶縁ゲート型電界効果トランジスタを有する半導体装置及びその製造方法 |
| JP2007150125A (ja) * | 2005-11-30 | 2007-06-14 | Sharp Corp | 半導体装置およびそれの製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5066181A (ja) * | 1973-10-12 | 1975-06-04 | ||
| JPS62249474A (ja) * | 1986-04-23 | 1987-10-30 | Hitachi Ltd | 半導体集積回路装置 |
-
1995
- 1995-09-11 JP JP7232710A patent/JP2591518B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5066181A (ja) * | 1973-10-12 | 1975-06-04 | ||
| JPS62249474A (ja) * | 1986-04-23 | 1987-10-30 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003105235A1 (ja) * | 2002-06-10 | 2003-12-18 | 日本電気株式会社 | 絶縁ゲート型電界効果トランジスタを有する半導体装置及びその製造方法 |
| JP2007150125A (ja) * | 2005-11-30 | 2007-06-14 | Sharp Corp | 半導体装置およびそれの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2591518B2 (ja) | 1997-03-19 |
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