JPS6158987B2 - - Google Patents
Info
- Publication number
- JPS6158987B2 JPS6158987B2 JP52082930A JP8293077A JPS6158987B2 JP S6158987 B2 JPS6158987 B2 JP S6158987B2 JP 52082930 A JP52082930 A JP 52082930A JP 8293077 A JP8293077 A JP 8293077A JP S6158987 B2 JPS6158987 B2 JP S6158987B2
- Authority
- JP
- Japan
- Prior art keywords
- impurity
- gate electrode
- region
- impurity region
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000012535 impurity Substances 0.000 claims description 25
- 239000004065 semiconductor Substances 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 13
- 230000015556 catabolic process Effects 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 230000005669 field effect Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
(1) 発明の利用分野
本発明は、MOS型電界効果トランジスタの高
性能化を目指し、高速・高集積半導体回路の実現
に関するものである。
性能化を目指し、高速・高集積半導体回路の実現
に関するものである。
(2) 従来技術
半導体装置の微細化にともない、拡散層深さを
浅く形成することが要求されており、そのために
拡散係数の小さい不純物が用いられる傾向にあ
る。その際、形成される接合の不純物濃度が急激
に変わるため接合耐圧が低下する。この現象は結
局素子の動作電源範囲の低下につながるばかり
か、素子の安定動作の寿命をも低下させてしま
う。
浅く形成することが要求されており、そのために
拡散係数の小さい不純物が用いられる傾向にあ
る。その際、形成される接合の不純物濃度が急激
に変わるため接合耐圧が低下する。この現象は結
局素子の動作電源範囲の低下につながるばかり
か、素子の安定動作の寿命をも低下させてしま
う。
(3) 発明の目的
本発明は、従来技術の欠点を除くためになされ
たもので、MOS型電界効果トランジスタの高耐
圧化、ドレン降伏後の素子破壊阻止、ならびにし
きい値電圧のチヤネル長依存性改善を目的とす
る。
たもので、MOS型電界効果トランジスタの高耐
圧化、ドレン降伏後の素子破壊阻止、ならびにし
きい値電圧のチヤネル長依存性改善を目的とす
る。
(4) 発明の総括説明
半導体装置の微細化にともない、ドレン耐圧は
いわゆるバイポーラ動作の影響を受けドレン・基
板間の接合耐圧よりも低下し、あるゲート電圧の
ときにドレン耐圧の最小を示す。この現象はｎチ
ヤネルの場合につぎのように説明される。すなわ
ちチヤネルを流れるキヤリア電子がドレン近傍の
高電界領域を移動するときに弱いアバランシエ破
壊を引き起こし、そのときに発生する正孔が、直
列基板抵抗を介してソース接合を順バイアス化す
る。したがつて高耐圧化構造を実現するために
は、ドレン近傍での正孔の発生を抑制する構造が
望まれる。正孔の発生を抑制するためには、ドレ
ン領域の電界を緩和するため、拡散層の不純物濃
度を低くすることが望ましく有効である。この構
造では仮にドレン降伏が起こつたとしても、低濃
度不純物の拡散層ゆえに、その抵抗性が大きく、
ドレン降伏の増殖が抑制される。また拡散層は低
濃度で不純物ドープするため拡散深さを浅く形成
できるため、しきい値電圧のチヤネル長依存性を
改善することができ、短チヤネル化の実現が容易
となり、高速化・高集積化が可能となる。
いわゆるバイポーラ動作の影響を受けドレン・基
板間の接合耐圧よりも低下し、あるゲート電圧の
ときにドレン耐圧の最小を示す。この現象はｎチ
ヤネルの場合につぎのように説明される。すなわ
ちチヤネルを流れるキヤリア電子がドレン近傍の
高電界領域を移動するときに弱いアバランシエ破
壊を引き起こし、そのときに発生する正孔が、直
列基板抵抗を介してソース接合を順バイアス化す
る。したがつて高耐圧化構造を実現するために
は、ドレン近傍での正孔の発生を抑制する構造が
望まれる。正孔の発生を抑制するためには、ドレ
ン領域の電界を緩和するため、拡散層の不純物濃
度を低くすることが望ましく有効である。この構
造では仮にドレン降伏が起こつたとしても、低濃
度不純物の拡散層ゆえに、その抵抗性が大きく、
ドレン降伏の増殖が抑制される。また拡散層は低
濃度で不純物ドープするため拡散深さを浅く形成
できるため、しきい値電圧のチヤネル長依存性を
改善することができ、短チヤネル化の実現が容易
となり、高速化・高集積化が可能となる。
(5) 実施例
以下、本発明を実施例を参照して詳細に説明す
る。なお以下の説明はｎチヤネルで説明するが、
ｐチヤネルでもよいことは言うまでもない。また
本発明の精神を逸脱することなく種々の変形が有
り得ることに注意しなければならない。
る。なお以下の説明はｎチヤネルで説明するが、
ｐチヤネルでもよいことは言うまでもない。また
本発明の精神を逸脱することなく種々の変形が有
り得ることに注意しなければならない。
第１図乃至第３図は、本発明の製造方法の実施
例を半導体装置の断面図をもつて示したものであ
る。
例を半導体装置の断面図をもつて示したものであ
る。
第１図において１は半導体基板で比抵抗10Ω・
cmでＰ型（100）面のシリコン・ウエハである。
基板１上に1000℃、60分の熱酸化で50nmの酸化
膜２を形成し、その上に酸化速度の比較的速く導
電率のよい層、例えば厚さ400nmの高濃度にリン
が含まれた多結晶シリコン３を堆積し、950℃，
15分の熱酸化で厚さ30nmの酸化膜４を形成し、
その上に酸化速度が上記層３より遅い層、例えば
厚さ100nmのシリコン窒化膜５を堆積する。しか
る後ホトレジストおよびプラズマ・エツチング加
工技術によつて、ゲート電極部のシリコン窒化膜
５、層間酸化膜４および多結晶シリコン３を第１
図示のように形成する。ここで層間酸化膜４を形
成した理由は、シリコン窒化膜５をプラズマ・エ
ツチングで加工中に、多結晶シリコン層３が表面
に現われないようにするためである。このとき、
もし層間酸化膜がなく多結晶シリコン層が表面に
現われると、プラズマ・エツチング速度の違いに
よつてシリコン窒化膜４のエツチングが完全に終
了しないまま多結晶シリコン３のエツチングが進
行してしまう。その結果、シリコン窒化膜５の加
工性が悪くなり、ゲート電極の加工が不可能であ
る。
cmでＰ型（100）面のシリコン・ウエハである。
基板１上に1000℃、60分の熱酸化で50nmの酸化
膜２を形成し、その上に酸化速度の比較的速く導
電率のよい層、例えば厚さ400nmの高濃度にリン
が含まれた多結晶シリコン３を堆積し、950℃，
15分の熱酸化で厚さ30nmの酸化膜４を形成し、
その上に酸化速度が上記層３より遅い層、例えば
厚さ100nmのシリコン窒化膜５を堆積する。しか
る後ホトレジストおよびプラズマ・エツチング加
工技術によつて、ゲート電極部のシリコン窒化膜
５、層間酸化膜４および多結晶シリコン３を第１
図示のように形成する。ここで層間酸化膜４を形
成した理由は、シリコン窒化膜５をプラズマ・エ
ツチングで加工中に、多結晶シリコン層３が表面
に現われないようにするためである。このとき、
もし層間酸化膜がなく多結晶シリコン層が表面に
現われると、プラズマ・エツチング速度の違いに
よつてシリコン窒化膜４のエツチングが完全に終
了しないまま多結晶シリコン３のエツチングが進
行してしまう。その結果、シリコン窒化膜５の加
工性が悪くなり、ゲート電極の加工が不可能であ
る。
第２図は、自己整合的にゲート電極を２回用い
るために、多結晶シリコン３の横方向部分を750
℃の湿式熱酸化によつて酸化し、酸化膜６―１お
よび６―２を形成し多結晶シリコンのゲート３
が、片側で0.7μｍ細るようにする。しかる後基
板上の熱酸化膜２―１および２―２をエツチング
によつて厚さ50nmになるように削除し、打ち込
みエネルギが150keVで、６×1015cm-2のヒ素不純
物を打ち込み、第一の不純物層７―１および７―
２を形成したところまでを示す。
るために、多結晶シリコン３の横方向部分を750
℃の湿式熱酸化によつて酸化し、酸化膜６―１お
よび６―２を形成し多結晶シリコンのゲート３
が、片側で0.7μｍ細るようにする。しかる後基
板上の熱酸化膜２―１および２―２をエツチング
によつて厚さ50nmになるように削除し、打ち込
みエネルギが150keVで、６×1015cm-2のヒ素不純
物を打ち込み、第一の不純物層７―１および７―
２を形成したところまでを示す。
第３図は、シリコン窒化膜５および酸化膜６―
１および６―２をエツチングで除去し、しかる
後、打ち込みエネルギが50keVで、１×1012cm-2
のヒ素不純物を打ち込み、第二の不純物層８―１
および８―２を形成したところまでを示す。
１および６―２をエツチングで除去し、しかる
後、打ち込みエネルギが50keVで、１×1012cm-2
のヒ素不純物を打ち込み、第二の不純物層８―１
および８―２を形成したところまでを示す。
以後の工程は、通常の半導体装置の製造方法を
とることによつて、MOS型電界効果トランジス
タを形成する。
とることによつて、MOS型電界効果トランジス
タを形成する。
また、ゲート電極を２回自己整合的に用いると
き、第１図で説明した工程の後、イオン打ち込み
によつて第一の不純物層７―１および７―２を形
成し、第２図に関して述べた酸化処理ののちその
後に直接ゲート電極３のサイド部分を0.7μｍだ
けエツチングし、しかる後シリコン窒化膜５を除
去し、第３図で説明した工程に移ることによつて
も、本発明の目指す構造を実現できる。
き、第１図で説明した工程の後、イオン打ち込み
によつて第一の不純物層７―１および７―２を形
成し、第２図に関して述べた酸化処理ののちその
後に直接ゲート電極３のサイド部分を0.7μｍだ
けエツチングし、しかる後シリコン窒化膜５を除
去し、第３図で説明した工程に移ることによつて
も、本発明の目指す構造を実現できる。
(6) まとめ
以上説明したごとく本発明によれば、ドレン領
域とソース領域とにおける不純物濃度分布と拡散
深さとを、それぞれ格差を持たせて形成すること
が可能となり、チヤネル長が３μｍのMOS型電
界効果トランジスタで比較して、従来構造にくら
ベ、ドレン耐圧は11Vから15Vへと向上し、ドレ
ン降伏後も素子破壊に至らなかつた。またしきい
値電圧のチヤネル長依存性も改善され、チヤネル
長の限界が、従来構造の３μｍにくらべて、２μ
ｍへと短チヤネル化が可能となり、その結果、素
子の高速化および高集積化が向上した。
域とソース領域とにおける不純物濃度分布と拡散
深さとを、それぞれ格差を持たせて形成すること
が可能となり、チヤネル長が３μｍのMOS型電
界効果トランジスタで比較して、従来構造にくら
ベ、ドレン耐圧は11Vから15Vへと向上し、ドレ
ン降伏後も素子破壊に至らなかつた。またしきい
値電圧のチヤネル長依存性も改善され、チヤネル
長の限界が、従来構造の３μｍにくらべて、２μ
ｍへと短チヤネル化が可能となり、その結果、素
子の高速化および高集積化が向上した。
第１図乃至第３図は、本発明の製造方法の実施
例を示した断面図。 １：シリコン基板、２：酸化膜、３：高濃度リ
ンを含んだ多結晶シリコン、４：酸化膜、５：シ
リコン窒化膜。
例を示した断面図。 １：シリコン基板、２：酸化膜、３：高濃度リ
ンを含んだ多結晶シリコン、４：酸化膜、５：シ
リコン窒化膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体と、該半導体基体に設けられたソ
ース領域及びドレイン領域と、上記半導体基体上
に設けられたゲート絶縁膜と、該ゲート絶縁膜上
に設けられたゲート電極とを有し、上記ソース領
域又はドレイン領域の少なくとも一方が不純物濃
度が高く、かつ深く設けられた第１の不純物領域
と、不純物濃度が上記第１の不純物領域よりも低
く、かつ深さが上記第１の不純物領域より浅く設
けられた第２の不純物領域とからなる半導体装置
の製造方法において、 上記第１の不純物領域は上記ゲート電極の側壁
に上記ゲート電極と自己整合的に設けられた不純
物導入マスクにより規定される部分にイオン打込
法により設けられ、 上記第２の不純物領域は上記ゲート電極の不純
物導入マスクとして規定される部分に上記第１の
不純物領域より低いエネルギのイオン打込法によ
り設けられ、かつ、上記ゲート電極と自己整合的
に設けられた不純物導入マスクは、ゲート電極上
に少なくともシリコン窒化膜を載置して上記ゲー
ト電極を酸化することにより形成することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8293077A JPS5418683A (en) | 1977-07-13 | 1977-07-13 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8293077A JPS5418683A (en) | 1977-07-13 | 1977-07-13 | Manufacture of semiconductor device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP576285A Division JPS6150368A (ja) | 1985-01-18 | 1985-01-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5418683A JPS5418683A (en) | 1979-02-10 |
| JPS6158987B2 true JPS6158987B2 (ja) | 1986-12-13 |
Family
ID=13787941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8293077A Granted JPS5418683A (en) | 1977-07-13 | 1977-07-13 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5418683A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58180A (ja) * | 1981-06-25 | 1983-01-05 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS60140763A (ja) * | 1983-12-27 | 1985-07-25 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS61101077A (ja) * | 1984-10-24 | 1986-05-19 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6376376A (ja) * | 1986-09-18 | 1988-04-06 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置の製造方法 |
| KR0130376B1 (ko) * | 1994-02-01 | 1998-04-06 | 문정환 | 반도체소자 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5119980A (ja) * | 1974-08-12 | 1976-02-17 | Fujitsu Ltd | Zetsuengeetogatadenkaikokatoranjisutano seizohoho |
| JPS51102474A (ja) * | 1975-03-06 | 1976-09-09 | Nippon Electric Co | Zetsuengeetodenkaikokatoranjisutanoseizohoho |
-
1977
- 1977-07-13 JP JP8293077A patent/JPS5418683A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5119980A (ja) * | 1974-08-12 | 1976-02-17 | Fujitsu Ltd | Zetsuengeetogatadenkaikokatoranjisutano seizohoho |
| JPS51102474A (ja) * | 1975-03-06 | 1976-09-09 | Nippon Electric Co | Zetsuengeetodenkaikokatoranjisutanoseizohoho |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5418683A (en) | 1979-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10200110A (ja) | 半導体装置及びその製造方法 | |
| JPH02112273A (ja) | Ｃｍｏｓ集積回路及びその製造方法 | |
| JPS6344770A (ja) | 電界効果型トランジスタの製造方法 | |
| JPS6158987B2 (ja) | ||
| JPH11284178A (ja) | 絶縁ゲートトランジスタ及びその製造方法並びに半導体集積回路装置 | |
| JPS6025028B2 (ja) | 半導体装置の製造方法 | |
| JP3207883B2 (ja) | バイポーラ半導体装置の製造方法 | |
| JPH0637106A (ja) | 半導体製造装置の製造方法 | |
| JP2997123B2 (ja) | 半導体装置の製造方法 | |
| JPS6112390B2 (ja) | ||
| JPH07106557A (ja) | 半導体装置およびその製造方法 | |
| JPH0491481A (ja) | Ｍｉｓ電界効果トランジスタ | |
| JPS6150368A (ja) | 半導体装置の製造方法 | |
| JPH0778979A (ja) | 半導体装置の製造方法 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| JPH06244415A (ja) | 半導体装置およびその製造方法 | |
| JP3123598B2 (ja) | Ｌｓｉ及びその製造方法 | |
| JPS6376481A (ja) | 半導体装置及びその製造方法 | |
| JPH08186252A (ja) | 半導体装置 | |
| JPH0243339B2 (ja) | ||
| JPS6057969A (ja) | 半導体装置の製造方法 | |
| JPH06120493A (ja) | 半導体装置とその製造方法 | |
| JPH07106569A (ja) | 半導体装置およびその製造方法 | |
| JPH08172193A (ja) | 半導体装置 | |
| JPH0964361A (ja) | 半導体装置の製造方法 |