JP2993080B2 - 相補型薄膜トランジスタの製造方法 - Google Patents
相補型薄膜トランジスタの製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はフラット・ディスプレイ、SOI素子（Semicon
ductor on insulator）等に用いる薄膜トランジスタ及
びその製造方法に関する。
ductor on insulator）等に用いる薄膜トランジスタ及
びその製造方法に関する。
［従来の技術］ 従来の相補型薄膜トランジスタの製造方法を第２図
（ａ）〜（ｆ）に示す。第２図（ａ）に示すように絶縁
性基板201上に半導体薄膜を形成し、所定の形状に加工
することにより、Ｐ型薄膜トランジスタのチャンネル領
域202及びＮ型薄膜トランジスタのチャンネル領域203を
形成する。次に熱酸化法や気相成長法を用いてゲート絶
縁膜204・205を形成し、さらにゲート電極206・207を所
定の形状に形成する。次に第２図（ｂ）に示したように
イオン注入法によりボロン208を１×1015cm-2該半導体
薄膜に注入する。注入されたボロンは後の熱処理で活性
化され、Ｐ型半導体を形成する。これによりＰ型薄膜ト
ランジスタのソース・ドレイン領域209・210が形成され
る。次に第２図（ｃ）に示したようにフォトレジストか
らなるイオン注入マスク211を形成し、Ｐ型薄膜トラン
ジスタとなる薄膜トランジスタを被覆し、リンあるいは
ヒ素212を３×1015cm-2半導体層に注入する。領域213・
214にはボロンが１×1015cm-2、リンあるいはヒ素が３
×1015cm-2注入されているが、後の熱処理で活性化され
Ｎ型半導体となり、Ｎ型薄膜トランジスタのソース・ド
レイン領域となる。最後に第２図（ｄ）のようにイオン
注入時のマスクとしたフォトレジストを除去した後、層
間絶縁膜215を形成する。さらにコンタクトホールを開
口した後、ソース電極216・218及びドレイン電極217・2
19を形成して、従来の相補型薄膜トランジスタは製造さ
れていた。
（ａ）〜（ｆ）に示す。第２図（ａ）に示すように絶縁
性基板201上に半導体薄膜を形成し、所定の形状に加工
することにより、Ｐ型薄膜トランジスタのチャンネル領
域202及びＮ型薄膜トランジスタのチャンネル領域203を
形成する。次に熱酸化法や気相成長法を用いてゲート絶
縁膜204・205を形成し、さらにゲート電極206・207を所
定の形状に形成する。次に第２図（ｂ）に示したように
イオン注入法によりボロン208を１×1015cm-2該半導体
薄膜に注入する。注入されたボロンは後の熱処理で活性
化され、Ｐ型半導体を形成する。これによりＰ型薄膜ト
ランジスタのソース・ドレイン領域209・210が形成され
る。次に第２図（ｃ）に示したようにフォトレジストか
らなるイオン注入マスク211を形成し、Ｐ型薄膜トラン
ジスタとなる薄膜トランジスタを被覆し、リンあるいは
ヒ素212を３×1015cm-2半導体層に注入する。領域213・
214にはボロンが１×1015cm-2、リンあるいはヒ素が３
×1015cm-2注入されているが、後の熱処理で活性化され
Ｎ型半導体となり、Ｎ型薄膜トランジスタのソース・ド
レイン領域となる。最後に第２図（ｄ）のようにイオン
注入時のマスクとしたフォトレジストを除去した後、層
間絶縁膜215を形成する。さらにコンタクトホールを開
口した後、ソース電極216・218及びドレイン電極217・2
19を形成して、従来の相補型薄膜トランジスタは製造さ
れていた。
［発明が解決しようとする課題］ しかし、従来の薄膜トランジスタの製造方法は以下の
ような問題点を有していた。
ような問題点を有していた。
一般的にイオン注入の工程は基板一枚あたりの処理時
間が長く、相補型薄膜トランジスタの製造工程を律速し
ている。特に基板の大型化にともないこの問題は顕著に
なってきている。
間が長く、相補型薄膜トランジスタの製造工程を律速し
ている。特に基板の大型化にともないこの問題は顕著に
なってきている。
この問題を解決するためイオン注入装置の大電流化が
計られつつある。また従来のイオン注入装置と異なり、
例えば1990春季応物予稿p.651等に発表されているよう
に質量分析機能を省略することにより大幅にイオン電流
密度を向上させた装置も開発されている。しかし、これ
らの大電流イオン注入装置を用いて相補型薄膜トランジ
スタを製造する場合次のような問題が生じている。
計られつつある。また従来のイオン注入装置と異なり、
例えば1990春季応物予稿p.651等に発表されているよう
に質量分析機能を省略することにより大幅にイオン電流
密度を向上させた装置も開発されている。しかし、これ
らの大電流イオン注入装置を用いて相補型薄膜トランジ
スタを製造する場合次のような問題が生じている。
イオン電流密度を大きくすることにより基板表面温度
が上昇する。特にガラス基板を絶縁性基板としたときそ
の熱伝導度の悪さから基板裏面からの冷却はほどんど効
果が期待できない。そのためイオン電流密度を大きくす
ると従来の相補型薄膜トランジスタの製造方法のように
フォトレジストをイオン注入時のマスクとして用いるこ
とは困難になる。つまりイオン注入時の基板表面温度の
上昇により、フォトレジストは著しく硬化し、後の工程
で除去することが困難になるからである。特に質量分析
機能を省略することにより大幅に電流密度を向上させた
装置ではドーパントとなる原子のイオン以外に、ＨやＦ
イオンが注入されるため電流密度が大きくなりこの問題
は顕著となる。
が上昇する。特にガラス基板を絶縁性基板としたときそ
の熱伝導度の悪さから基板裏面からの冷却はほどんど効
果が期待できない。そのためイオン電流密度を大きくす
ると従来の相補型薄膜トランジスタの製造方法のように
フォトレジストをイオン注入時のマスクとして用いるこ
とは困難になる。つまりイオン注入時の基板表面温度の
上昇により、フォトレジストは著しく硬化し、後の工程
で除去することが困難になるからである。特に質量分析
機能を省略することにより大幅に電流密度を向上させた
装置ではドーパントとなる原子のイオン以外に、ＨやＦ
イオンが注入されるため電流密度が大きくなりこの問題
は顕著となる。
本発明はこのような問題点を除去するものであり、そ
の目的とするところは、効率よく安価に相補型薄膜トラ
ンジスタを製造する相補型薄膜トランジスタの製造方法
を提供することにある。
の目的とするところは、効率よく安価に相補型薄膜トラ
ンジスタを製造する相補型薄膜トランジスタの製造方法
を提供することにある。
［課題を解決するための手段］ 本発明は、基板上に第１導電型及び第２導電型の薄膜
トランジスタを形成する相補型薄膜トランジスタの製造
方法において、前記基板上に半導体薄膜により前記第１
導電型及び第２導電型の薄膜トランジスタのソース・ド
レインとなる領域を形成する工程と、前記半導体薄膜上
にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上
に導電膜を形成して、前記導電膜をパターニングして前
記第２導電型の薄膜トランジスタのソース・ドレインと
なる領域を被覆するとともに前記第１導電型の薄膜トラ
ンジスタの第１ゲート電極を形成する工程と、前記第２
導電型の薄膜トランジスタのソース・ドレインとなる領
域を前記導電膜で被覆した状態で、前記第１導電型の薄
膜トランジスタのソース・ドレインとなる領域に第１不
純物を注入する工程と、前記導電膜をパターニングして
前記第２導電型の薄膜トランジスタの第２ゲート電極を
形成する工程と、前記第１ゲート電極及び第２ゲート電
極をマスクとして、前記第１導電型及び第２導電型の薄
膜トランジスタのソース・ドレインとなる領域に第２不
純物を注入する工程とを有することを特徴とする。
トランジスタを形成する相補型薄膜トランジスタの製造
方法において、前記基板上に半導体薄膜により前記第１
導電型及び第２導電型の薄膜トランジスタのソース・ド
レインとなる領域を形成する工程と、前記半導体薄膜上
にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上
に導電膜を形成して、前記導電膜をパターニングして前
記第２導電型の薄膜トランジスタのソース・ドレインと
なる領域を被覆するとともに前記第１導電型の薄膜トラ
ンジスタの第１ゲート電極を形成する工程と、前記第２
導電型の薄膜トランジスタのソース・ドレインとなる領
域を前記導電膜で被覆した状態で、前記第１導電型の薄
膜トランジスタのソース・ドレインとなる領域に第１不
純物を注入する工程と、前記導電膜をパターニングして
前記第２導電型の薄膜トランジスタの第２ゲート電極を
形成する工程と、前記第１ゲート電極及び第２ゲート電
極をマスクとして、前記第１導電型及び第２導電型の薄
膜トランジスタのソース・ドレインとなる領域に第２不
純物を注入する工程とを有することを特徴とする。
［実施例］ 以下、実施例に基づいて本発明を詳しく説明する。
第１図は本発明による相補型薄膜トランジスタの構造
を示す断面図の一例である。101がＰチャンネル型薄膜
トランジスタ、102がＮ型薄膜トランジスタであり、相
補型薄膜トランジスタを構成している。103はガラス、
石英、パッシベーション膜を含む半導体集積回路基板な
どの少なくともその表面が絶縁性を有する基板である。
104・105はチャンネル領域となる半導体薄膜、106・108
はソース領域、107・109はドレイン領域である。110・1
11はゲート絶縁膜、112・113はゲート電極、114は層間
絶縁膜であり、115・117はソース電極、116・118はドレ
イン電極である。本発明のソース・ドレイン領域の構成
は下記のいずれか一方の構成をとるものである。
を示す断面図の一例である。101がＰチャンネル型薄膜
トランジスタ、102がＮ型薄膜トランジスタであり、相
補型薄膜トランジスタを構成している。103はガラス、
石英、パッシベーション膜を含む半導体集積回路基板な
どの少なくともその表面が絶縁性を有する基板である。
104・105はチャンネル領域となる半導体薄膜、106・108
はソース領域、107・109はドレイン領域である。110・1
11はゲート絶縁膜、112・113はゲート電極、114は層間
絶縁膜であり、115・117はソース電極、116・118はドレ
イン電極である。本発明のソース・ドレイン領域の構成
は下記のいずれか一方の構成をとるものである。
（１）Ｐ型薄膜トランジスタのソース・ドレイン領域は
アクセプタとドナー不純物の双方を含有し、Ｎ型薄膜ト
ランジスタのソース・ドレイン領域はドナーのみを含有
する。
アクセプタとドナー不純物の双方を含有し、Ｎ型薄膜ト
ランジスタのソース・ドレイン領域はドナーのみを含有
する。
（２）Ｐ型薄膜トランジスタのソース・ドレイン領域は
アクセプタ不純物のみを含有し、Ｎ型薄膜トランジスタ
のソース・ドレイン領域はアクセプタとドナー不純物を
含有する。
アクセプタ不純物のみを含有し、Ｎ型薄膜トランジスタ
のソース・ドレイン領域はアクセプタとドナー不純物を
含有する。
以上の構成によればＰ型またはＮ型の薄膜トランジス
タのソース・ドレイン領域にはアクセプタとドナー不純
物の双方が含まれるが、その含有量の差により、それぞ
れＰ型またはＮ型の制御は問題なく行える。
タのソース・ドレイン領域にはアクセプタとドナー不純
物の双方が含まれるが、その含有量の差により、それぞ
れＰ型またはＮ型の制御は問題なく行える。
本発明の相補型薄膜トランジスタの製造方法を第３図
（ａ）〜（ｄ）に示す。第３図（ａ）に示すように絶縁
性基板301上に気相成長法やスパッタ法を用いて半導体
薄膜を形成し、所定の形状に加工することにより、Ｐ型
薄膜トランジスタのチャンネル領域302及びＮ型薄膜ト
ランジスタのチャンネル領域303を形成する。次に熱酸
化法や気相成長法を用いてゲート絶縁膜304・305を形成
する。次にゲート電極となる薄膜を形成し、第３図
（ｂ）に示したように所定の形状に加工することにより
Ｎ型薄膜トランジスタのゲート電極306とする。この際
にＰ型薄膜トランジスタ上のゲート電極となる薄膜はＰ
型薄膜トランジスタのソース・ドレイン領域になる領域
も覆う様に残すことが本発明の特徴である。次にイオン
注入法によりリンあるいはヒ素307を３×1015cm-2注入
する。この時、リンはＮ型薄膜トランジスタのソース・
ドレイン領域308・309にのみ注入され、Ｐ型薄膜トラン
ジスタのソース・ドレイン領域には注入されない。次に
第３図（ｃ）に示したようにゲート電極となる薄膜を再
加工し、Ｐ型薄膜トランジスタのゲート電極310を形成
する。次にイオン注入法によりボロン311を１×1015cm
-2注入する。Ｐ型薄膜トランジスタのソース・ドレイン
領域312・313にはボロンが１×1015cm-2注入され、後の
熱処理により活性化され、Ｐ型半導体となる。Ｎ型薄膜
トランジスタのソース・ドレイン領域308・309はボロン
が１×1015cm-2、リンあるいはヒ素が３×1015cm-2注入
されているが、後の熱処理で活性化されＮ型半導体とな
り、Ｎ型薄膜トランジスタのソース・ドレイン領域とな
る。最後に第３図（ｄ）のように層間絶縁膜314を形成
し、さらにコンタクトホールを開口した後、ソース電極
315・317及びドレイン電極316・318を形成して、本発明
の相補型薄膜トランジスタは製造される。
（ａ）〜（ｄ）に示す。第３図（ａ）に示すように絶縁
性基板301上に気相成長法やスパッタ法を用いて半導体
薄膜を形成し、所定の形状に加工することにより、Ｐ型
薄膜トランジスタのチャンネル領域302及びＮ型薄膜ト
ランジスタのチャンネル領域303を形成する。次に熱酸
化法や気相成長法を用いてゲート絶縁膜304・305を形成
する。次にゲート電極となる薄膜を形成し、第３図
（ｂ）に示したように所定の形状に加工することにより
Ｎ型薄膜トランジスタのゲート電極306とする。この際
にＰ型薄膜トランジスタ上のゲート電極となる薄膜はＰ
型薄膜トランジスタのソース・ドレイン領域になる領域
も覆う様に残すことが本発明の特徴である。次にイオン
注入法によりリンあるいはヒ素307を３×1015cm-2注入
する。この時、リンはＮ型薄膜トランジスタのソース・
ドレイン領域308・309にのみ注入され、Ｐ型薄膜トラン
ジスタのソース・ドレイン領域には注入されない。次に
第３図（ｃ）に示したようにゲート電極となる薄膜を再
加工し、Ｐ型薄膜トランジスタのゲート電極310を形成
する。次にイオン注入法によりボロン311を１×1015cm
-2注入する。Ｐ型薄膜トランジスタのソース・ドレイン
領域312・313にはボロンが１×1015cm-2注入され、後の
熱処理により活性化され、Ｐ型半導体となる。Ｎ型薄膜
トランジスタのソース・ドレイン領域308・309はボロン
が１×1015cm-2、リンあるいはヒ素が３×1015cm-2注入
されているが、後の熱処理で活性化されＮ型半導体とな
り、Ｎ型薄膜トランジスタのソース・ドレイン領域とな
る。最後に第３図（ｄ）のように層間絶縁膜314を形成
し、さらにコンタクトホールを開口した後、ソース電極
315・317及びドレイン電極316・318を形成して、本発明
の相補型薄膜トランジスタは製造される。
以上、Ｎ型薄膜トランジスタのソース・ドレイン領域
にドナーとアクセプタとなる不純物双方を含む場合につ
いて説明したが、Ｐ型薄膜トランジスタのソース・ドレ
イン領域にドナーとアクセプタとなる不純物双方を含む
場合についても本発明はまったく同様に成立する。
にドナーとアクセプタとなる不純物双方を含む場合につ
いて説明したが、Ｐ型薄膜トランジスタのソース・ドレ
イン領域にドナーとアクセプタとなる不純物双方を含む
場合についても本発明はまったく同様に成立する。
以上述べたように本発明によれば、イオン注入時にフ
ォトレジストをマスクとして用いることなく相補型薄膜
トランジスタを製造することが可能となり、そのためイ
オン注入時の基板表面温度の上昇に制限されることなく
イオン電流密度を増加させることが可能となった。また
質量分析機能を省略することにより大幅に電流密度を向
上させることが可能な装置も1990春季応物予稿p.651等
に発表されているが、本発明によればそれらの装置の持
つ能力を最大限利用することが可能となった。
ォトレジストをマスクとして用いることなく相補型薄膜
トランジスタを製造することが可能となり、そのためイ
オン注入時の基板表面温度の上昇に制限されることなく
イオン電流密度を増加させることが可能となった。また
質量分析機能を省略することにより大幅に電流密度を向
上させることが可能な装置も1990春季応物予稿p.651等
に発表されているが、本発明によればそれらの装置の持
つ能力を最大限利用することが可能となった。
このため相補型薄膜トランジスタの製造工程における
イオン注入時の効率を著しく向上することができ、熱伝
導度の小さなガラスを基板としてもイオン注入の工程が
相補型薄膜トランジスタの製造工程を著しく律速するこ
とがなくなった。そのため大型のガラス基板を使用する
ことも可能となった。
イオン注入時の効率を著しく向上することができ、熱伝
導度の小さなガラスを基板としてもイオン注入の工程が
相補型薄膜トランジスタの製造工程を著しく律速するこ
とがなくなった。そのため大型のガラス基板を使用する
ことも可能となった。
また本発明によればイオン注入時に起こるフォトレジ
スト中の不純物のノックオンの可能性はありえないし、
イオン注入時の基板表面温度の上昇によるレジスト硬化
に伴うレジストの残さもありえないため、薄膜トランジ
スタの高性能化、安定製造に寄与することは言うまでも
ない。
スト中の不純物のノックオンの可能性はありえないし、
イオン注入時の基板表面温度の上昇によるレジスト硬化
に伴うレジストの残さもありえないため、薄膜トランジ
スタの高性能化、安定製造に寄与することは言うまでも
ない。
したがって、本発明によれば安価で高性能な相補型薄
膜トランジスタを簡単な製造方法で安定して提供するこ
とができる。
膜トランジスタを簡単な製造方法で安定して提供するこ
とができる。
本発明は、該第１導電型薄膜トランジスタのソース・
ドレインとなる領域を導電膜で被覆した状態で、第２導
電型の薄膜トランジスタのソース・ドレインとなる領域
に第１不純物を注入することにより、第２導電型の薄膜
トランジスタのソース・ドレインとなる領域のみに第１
不純物を注入することができる。従って、第１導電型薄
膜トランジスタのソース・ドレインとなる領域上にレジ
スト等を設ける必要がないため、工程を削減することが
できる。
ドレインとなる領域を導電膜で被覆した状態で、第２導
電型の薄膜トランジスタのソース・ドレインとなる領域
に第１不純物を注入することにより、第２導電型の薄膜
トランジスタのソース・ドレインとなる領域のみに第１
不純物を注入することができる。従って、第１導電型薄
膜トランジスタのソース・ドレインとなる領域上にレジ
スト等を設ける必要がないため、工程を削減することが
できる。
第１図は本発明による相補型薄膜トランジスタの構造を
示す断面図である。 第２図は従来の相補型トランジスタの製造方法を示す図
である。 第３図は本発明による相補型薄膜トランジスタの製造方
法を示す図である。 101……Ｐ型薄膜トランジスタ 102……Ｎ型薄膜トランジスタ 103・201・301……絶縁性基板 104・105・202・203・302 303……チャンネル領域 106・108・209・210・107 109・213・214・308・309 312・313……ソース・ドレイン領域 110・111・204・205・304 305……ゲート絶縁膜 112・113・206・207・306 310……ゲート電極 114・215・314……層間絶縁膜 115・117・216・218・315 317……ソース電極 116・118・217・219・316 318……ドレイン電極 208・311……ボロン 211……レジストによるイオン注入マスク 212・307……リンあるいはヒ素
示す断面図である。 第２図は従来の相補型トランジスタの製造方法を示す図
である。 第３図は本発明による相補型薄膜トランジスタの製造方
法を示す図である。 101……Ｐ型薄膜トランジスタ 102……Ｎ型薄膜トランジスタ 103・201・301……絶縁性基板 104・105・202・203・302 303……チャンネル領域 106・108・209・210・107 109・213・214・308・309 312・313……ソース・ドレイン領域 110・111・204・205・304 305……ゲート絶縁膜 112・113・206・207・306 310……ゲート電極 114・215・314……層間絶縁膜 115・117・216・218・315 317……ソース電極 116・118・217・219・316 318……ドレイン電極 208・311……ボロン 211……レジストによるイオン注入マスク 212・307……リンあるいはヒ素
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336 H01L 27/092 H01L 21/8238
Claims (1)
- 【請求項１】基板上に第１導電型及び第２導電型の薄膜
トランジスタを形成する相補型薄膜トランジスタの製造
方法において、 前記基板上に半導体薄膜により前記第１導電型及び第２
導電型の薄膜トランジスタのソース・ドレインとなる領
域を形成する工程と、 前記半導体薄膜上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に導電膜を形成して、前記導電膜を
パターニングして前記第２導電型の薄膜トランジスタの
ソース・ドレインとなる領域を被覆するとともに前記第
１導電型の薄膜トランジスタの第１ゲート電極を形成す
る工程と、 前記第２導電型の薄膜トランジスタのソース・ドレイン
となる領域を前記導電膜で被覆した状態で、前記第１導
電型の薄膜トランジスタのソース・ドレインとなる領域
に第１不純物を注入する工程と、 前記導電膜をパターニングして前記第２導電型の薄膜ト
ランジスタの第２ゲート電極を形成する工程と、 前記第１ゲート電極及び第２ゲート電極をマスクとし
て、前記第１導電型及び第２導電型の薄膜トランジスタ
のソース・ドレインとなる領域に第２不純物を注入する
工程とを有することを特徴とする相補型薄膜トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2240592A JP2993080B2 (ja) | 1990-09-11 | 1990-09-11 | 相補型薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2240592A JP2993080B2 (ja) | 1990-09-11 | 1990-09-11 | 相補型薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04119664A JPH04119664A (ja) | 1992-04-21 |
| JP2993080B2 true JP2993080B2 (ja) | 1999-12-20 |
Family
ID=17061798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2240592A Expired - Fee Related JP2993080B2 (ja) | 1990-09-11 | 1990-09-11 | 相補型薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2993080B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0582486A2 (en) * | 1992-08-07 | 1994-02-09 | Sharp Kabushiki Kaisha | A thin film transistor pair and a process for fabricating the same |
| JP4677546B2 (ja) * | 2000-10-06 | 2011-04-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1990
- 1990-09-11 JP JP2240592A patent/JP2993080B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04119664A (ja) | 1992-04-21 |
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