JPH04307741A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04307741A JPH04307741A JP7171291A JP7171291A JPH04307741A JP H04307741 A JPH04307741 A JP H04307741A JP 7171291 A JP7171291 A JP 7171291A JP 7171291 A JP7171291 A JP 7171291A JP H04307741 A JPH04307741 A JP H04307741A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタのソース・ドレイン領
域の形成には熱拡散による不純物拡散やイオン注入技術
が知られている。しかし熱拡散による不純物拡散は再現
性や精度が悪く素子特性に影響をきたす。一方のイオン
注入法は精度・再現性は良好であるが、打ち込みイオン
にモノイオンを用いているために浅い接合を形成する場
合にはイオン電流が十分に大きくとれず、生産性が悪い
。
域の形成には熱拡散による不純物拡散やイオン注入技術
が知られている。しかし熱拡散による不純物拡散は再現
性や精度が悪く素子特性に影響をきたす。一方のイオン
注入法は精度・再現性は良好であるが、打ち込みイオン
にモノイオンを用いているために浅い接合を形成する場
合にはイオン電流が十分に大きくとれず、生産性が悪い
。
【０００３】
【発明が解決しようとする課題】イオン注入技術を用い
て製造される薄膜トランジスタにおいて、浅い接合を効
率よく形成できる製造方法を考案することにある。
て製造される薄膜トランジスタにおいて、浅い接合を効
率よく形成できる製造方法を考案することにある。
【０００４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、前記問題点を解決するためのものであり、イ
オン注入装置を用いて打ち込む不純物イオンの構造が、
少なくとも２個以上のリンないしはボロンなどのドーパ
ントとなる原子を含む分子状のイオンであることを特徴
とする。
造方法は、前記問題点を解決するためのものであり、イ
オン注入装置を用いて打ち込む不純物イオンの構造が、
少なくとも２個以上のリンないしはボロンなどのドーパ
ントとなる原子を含む分子状のイオンであることを特徴
とする。
【０００５】
【実施例】（実施例１）図１は本発明による半導体装置
の製造方法における不純物の深さ方向の分布を示す一実
施例の分布図である。図１に示すように同一の打ち込み
エネルギーにおいては打ち込まれる不純物の質量増加に
対応して深さ方向の分布が浅くなる。１０１はボロンの
原子イオンを４０ｋｅＶで打ち込まれた場合の深さ方向
での分布である。１０２はボロンの２原子イオンを４０
ｋｅＶで打ち込んだ場合の深さ方向の分布である。同図
はボロンについて示したが、打ち込まれるエネルギーや
不純物の種類には限定されないことは明かである。
の製造方法における不純物の深さ方向の分布を示す一実
施例の分布図である。図１に示すように同一の打ち込み
エネルギーにおいては打ち込まれる不純物の質量増加に
対応して深さ方向の分布が浅くなる。１０１はボロンの
原子イオンを４０ｋｅＶで打ち込まれた場合の深さ方向
での分布である。１０２はボロンの２原子イオンを４０
ｋｅＶで打ち込んだ場合の深さ方向の分布である。同図
はボロンについて示したが、打ち込まれるエネルギーや
不純物の種類には限定されないことは明かである。
【０００６】（実施例２）図２（ｃ）は本発明による半
導体装置の製造方法を用いて製造された半導体装置の一
実施例の断面図である。基板２０１上にシリコン酸化膜
２０２が形成され、多結晶シリコン２０３、ゲート絶縁
膜２０４が形成される。さらにゲート電極２０５を形成
し、イオン注入法によりソース・ドレイン領域２０７を
形成し層間絶縁膜２０８と電極配線２０９が形成される
。以下に本発明による半導体の製造方法の一実施例を工
程図を用いて説明する。まず図２（ａ）に示すようにガ
ラス基板や石英基板などの基板２０１上にシリコン酸化
膜２０２を２０００Åの厚さで堆積する。前記絶縁膜は
透明基板に含まれている重金属などが、熱処理時に素子
部に拡散するのを防ぐのが目的であり、基板の純度が十
分高ければなくてもよい。次にノンドープの多結晶シリ
コン２０３を２５０Åの厚さで堆積する。次にゲート絶
縁膜２０４として、シリコン酸化膜を１０００Åの厚さ
で堆積する。次にリンを含む多結晶シリコン膜を３５０
０Åの厚さで堆積し、パタンニングしてゲート電極２０
５を形成する。次に図２（ｂ）に示すようにボロン原子
を２個含む分子状のイオンビーム２０６を６０ｋｅＶの
エネルギーで打ち込み、ソース・ドレイン領域２０７を
自己整合的に形成する。次に６００℃で窒素アニールと
して不純物を活性化させる。次に図２（ｃ）に示すよう
に、層間絶縁膜２０８としてシリコン酸化膜を５０００
Åの厚さで堆積し、ソース・ドレイン領域にコンタクト
ホールを開口しＡｌやＣｒ、ＩＴＯなどの電気伝導体に
て電極配線２０９を行なう。
導体装置の製造方法を用いて製造された半導体装置の一
実施例の断面図である。基板２０１上にシリコン酸化膜
２０２が形成され、多結晶シリコン２０３、ゲート絶縁
膜２０４が形成される。さらにゲート電極２０５を形成
し、イオン注入法によりソース・ドレイン領域２０７を
形成し層間絶縁膜２０８と電極配線２０９が形成される
。以下に本発明による半導体の製造方法の一実施例を工
程図を用いて説明する。まず図２（ａ）に示すようにガ
ラス基板や石英基板などの基板２０１上にシリコン酸化
膜２０２を２０００Åの厚さで堆積する。前記絶縁膜は
透明基板に含まれている重金属などが、熱処理時に素子
部に拡散するのを防ぐのが目的であり、基板の純度が十
分高ければなくてもよい。次にノンドープの多結晶シリ
コン２０３を２５０Åの厚さで堆積する。次にゲート絶
縁膜２０４として、シリコン酸化膜を１０００Åの厚さ
で堆積する。次にリンを含む多結晶シリコン膜を３５０
０Åの厚さで堆積し、パタンニングしてゲート電極２０
５を形成する。次に図２（ｂ）に示すようにボロン原子
を２個含む分子状のイオンビーム２０６を６０ｋｅＶの
エネルギーで打ち込み、ソース・ドレイン領域２０７を
自己整合的に形成する。次に６００℃で窒素アニールと
して不純物を活性化させる。次に図２（ｃ）に示すよう
に、層間絶縁膜２０８としてシリコン酸化膜を５０００
Åの厚さで堆積し、ソース・ドレイン領域にコンタクト
ホールを開口しＡｌやＣｒ、ＩＴＯなどの電気伝導体に
て電極配線２０９を行なう。
【０００７】（実施例３）図３（ｃ）は本発明による半
導体装置の製造方法を用いて製造された別の実施例の半
導体装置の断面図である。基板３０１、シリコン酸化膜
３０２、多結晶シリコン３０３、ゲート絶縁膜３０４、
ゲート電極３０５、イオン注入で形成されたソース・ド
レイン領域３０６、層間絶縁膜３０７、電極配線３０８
を示す。以下に本発明の半導体装置の製造方法の別の実
施例を工程図を用いて説明する。図３（ａ）に示すよう
に先ずガラス基板や石英基板などの基板３０１上に絶縁
膜としてシリコン酸化膜３０２を２０００Åの厚さで堆
積する。前記絶縁膜は基板に含まれている重金属などが
、熱処理時に素子部に拡散するのを防ぐのが目的であり
、基板の純度が十分高ければなくてもよい。次に不純物
を含まない多結晶シリコン３０３を２５０Åの厚さで堆
積し、パタンニングする。次にシリコン酸化膜を１５０
０Åの厚さで堆積しゲート絶縁膜３０４を形成する。 次にリンを含む多結晶シリコンを３０００Åの厚さで堆
積しパタニングしてゲート電極３０５を形成する。次に
図３（ｂ）に示すようにゲート電極をマスクとしてゲー
ト絶縁膜の一部を除去し、リン原子を２個含む分子状の
イオンビーム３０６を２０ｋｅＶでイオン注入し、不純
物を浅く注入させたソース・ドレイン領域３０７を形成
する。次にレーザーアニールないしは６００℃以下の熱
アニールにより不純物を活性化させる。次に図３（ｃ）
に示すように、シリコン酸化膜を５０００Åの厚さで堆
積し、層間絶縁膜３０８を形成し、ソース・ドレイン領
域のコンタクトホールを開口したのちにＡｌやＩＴＯに
て電極配線３０９を行なう。
導体装置の製造方法を用いて製造された別の実施例の半
導体装置の断面図である。基板３０１、シリコン酸化膜
３０２、多結晶シリコン３０３、ゲート絶縁膜３０４、
ゲート電極３０５、イオン注入で形成されたソース・ド
レイン領域３０６、層間絶縁膜３０７、電極配線３０８
を示す。以下に本発明の半導体装置の製造方法の別の実
施例を工程図を用いて説明する。図３（ａ）に示すよう
に先ずガラス基板や石英基板などの基板３０１上に絶縁
膜としてシリコン酸化膜３０２を２０００Åの厚さで堆
積する。前記絶縁膜は基板に含まれている重金属などが
、熱処理時に素子部に拡散するのを防ぐのが目的であり
、基板の純度が十分高ければなくてもよい。次に不純物
を含まない多結晶シリコン３０３を２５０Åの厚さで堆
積し、パタンニングする。次にシリコン酸化膜を１５０
０Åの厚さで堆積しゲート絶縁膜３０４を形成する。 次にリンを含む多結晶シリコンを３０００Åの厚さで堆
積しパタニングしてゲート電極３０５を形成する。次に
図３（ｂ）に示すようにゲート電極をマスクとしてゲー
ト絶縁膜の一部を除去し、リン原子を２個含む分子状の
イオンビーム３０６を２０ｋｅＶでイオン注入し、不純
物を浅く注入させたソース・ドレイン領域３０７を形成
する。次にレーザーアニールないしは６００℃以下の熱
アニールにより不純物を活性化させる。次に図３（ｃ）
に示すように、シリコン酸化膜を５０００Åの厚さで堆
積し、層間絶縁膜３０８を形成し、ソース・ドレイン領
域のコンタクトホールを開口したのちにＡｌやＩＴＯに
て電極配線３０９を行なう。
【０００８】
【発明の効果】本発明により、以下の効果がある。
【０００９】（１）．高エネルギーでのイオン引出しが
可能であるためにイオン電流を大きくする事が可能とな
り、生産性を悪くすることなく浅い注入層を形成するこ
とが可能となり、低温での再結晶化とソース・ドレイン
領域の活性化が可能となる。
可能であるためにイオン電流を大きくする事が可能とな
り、生産性を悪くすることなく浅い注入層を形成するこ
とが可能となり、低温での再結晶化とソース・ドレイン
領域の活性化が可能となる。
【００１０】（２）．単位電流あたりに打ち込まれるド
ーパントとなる不純物が原子イオンより多いために生産
性が向上する。 （３）．打ち込まれる不純物が分子状であるために、チ
ャネリングなどが防止でき不純物の深さ方向での制御性
がよくなる。
ーパントとなる不純物が原子イオンより多いために生産
性が向上する。 （３）．打ち込まれる不純物が分子状であるために、チ
ャネリングなどが防止でき不純物の深さ方向での制御性
がよくなる。
【図１】本発明の半導体装置の製造方法による不純物の
イオン注入時の深さ方向の分布を示す分布図である。
イオン注入時の深さ方向の分布を示す分布図である。
【図２】（ａ）〜（ｃ）は本発明の半導体装置の製造方
法の一実施例の工程図である。
法の一実施例の工程図である。
【図３】（ａ）〜（ｃ）は本発明の半導体装置の製造方
法の一実施例の工程図である。
法の一実施例の工程図である。
１０１ ボロンの原子イオンの４０ｋｅＶでの深さ方
向の分布 １０２ ボロンの２原子イオンの４０ｋｅＶでの深さ
方向の分布 ２０１ 基板 ２０２ シリコン酸化膜 ２０３ 多結晶シリコン ２０４ ゲート絶縁膜 ２０５ ゲート電極 ２０６ 分子状のイオンビーム ２０７ 不純物打ち込みによって形成されたソース・
ドレイン領域 ２０８ 層間絶縁膜 ２０９ 電極配線 ３０１ 基板 ３０２ シリコン酸化膜 ３０３ 多結晶シリコン ３０４ ゲート絶縁膜 ３０５ ゲート電極 ３０６ 分子状のイオンビーム ３０７ 不純物打ち込みによって形成されたソース・
ドレイン領域 ３０８ 層間絶縁膜 ３０９ 電極配線
向の分布 １０２ ボロンの２原子イオンの４０ｋｅＶでの深さ
方向の分布 ２０１ 基板 ２０２ シリコン酸化膜 ２０３ 多結晶シリコン ２０４ ゲート絶縁膜 ２０５ ゲート電極 ２０６ 分子状のイオンビーム ２０７ 不純物打ち込みによって形成されたソース・
ドレイン領域 ２０８ 層間絶縁膜 ２０９ 電極配線 ３０１ 基板 ３０２ シリコン酸化膜 ３０３ 多結晶シリコン ３０４ ゲート絶縁膜 ３０５ ゲート電極 ３０６ 分子状のイオンビーム ３０７ 不純物打ち込みによって形成されたソース・
ドレイン領域 ３０８ 層間絶縁膜 ３０９ 電極配線
Claims (5)
- 【請求項１】絶縁基板ないし絶縁膜上に形成される薄膜
トランジスタにおいて、イオン注入装置を用いて不純物
を打ち込むことによりソース・ドレイン領域を形成する
工程を含み、打ち込まれる不純物イオンの構造が、少な
くとも２個以上のドーパントとなる原子を含む分子状イ
オンであることを特徴とする半導体装置の製造方法。 - 【請求項２】請求項１に記載の半導体装置の製造方法に
おいて、打ち込まれる不純物イオンの構造がＢ２ また
はＢ２ Ｈｎ の構造であり、ｎが１から６の整数であ
ることを特徴とする半導体装置の製造方法。 - 【請求項３】請求項１に記載の半導体装置の製造方法に
おいて、打ち込まれる不純物イオンの構造がＰ２ また
はＰ２ Ｈｍ の構造であり、ｍが１から６の整数であ
ることを特徴とする半導体装置の製造方法。 - 【請求項４】請求項１に記載の半導体装置の製造方法に
おいて、打ち込まれる不純物イオンの構造がＰ３ また
はＰ４ であることを特徴とする半導体装置の製造方法
。 - 【請求項５】請求項１に記載の半導体装置の製造方法に
おいて、打ち込まれる不純物イオンの構造がＡＳ２ 、
またはＡＳ３ 、またはＡＳ４ であることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7171291A JPH04307741A (ja) | 1991-04-04 | 1991-04-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7171291A JPH04307741A (ja) | 1991-04-04 | 1991-04-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04307741A true JPH04307741A (ja) | 1992-10-29 |
Family
ID=13468423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7171291A Pending JPH04307741A (ja) | 1991-04-04 | 1991-04-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04307741A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08255762A (ja) * | 1995-03-17 | 1996-10-01 | Nec Corp | 半導体デバイスの製造方法 |
| JP2009135464A (ja) * | 2007-11-01 | 2009-06-18 | Semiconductor Energy Lab Co Ltd | 光電変換装置の製造方法 |
| JP2012134460A (ja) * | 2010-12-03 | 2012-07-12 | Toshiba Corp | 半導体装置の製造方法 |
-
1991
- 1991-04-04 JP JP7171291A patent/JPH04307741A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08255762A (ja) * | 1995-03-17 | 1996-10-01 | Nec Corp | 半導体デバイスの製造方法 |
| JP2009135464A (ja) * | 2007-11-01 | 2009-06-18 | Semiconductor Energy Lab Co Ltd | 光電変換装置の製造方法 |
| JP2012134460A (ja) * | 2010-12-03 | 2012-07-12 | Toshiba Corp | 半導体装置の製造方法 |
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