JP3055201B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3055201B2 JP3055201B2 JP3079254A JP7925491A JP3055201B2 JP 3055201 B2 JP3055201 B2 JP 3055201B2 JP 3079254 A JP3079254 A JP 3079254A JP 7925491 A JP7925491 A JP 7925491A JP 3055201 B2 JP3055201 B2 JP 3055201B2
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Description
【０００１】
【産業上の利用分野】本発明は、フラットディスプレイ
などに用いられる薄膜トランジスタの構造とその製造方
法に関する。
などに用いられる薄膜トランジスタの構造とその製造方
法に関する。
【０００２】
【従来の技術】薄膜トランジスタのオフ電流を減少させ
るには、ゲート電極近傍に不純物を含まない多結晶シリ
コン層を形成する構造が有力であるが、生産性を満足す
る方法がなかった。
るには、ゲート電極近傍に不純物を含まない多結晶シリ
コン層を形成する構造が有力であるが、生産性を満足す
る方法がなかった。
【０００３】
【発明が解決しようとする課題】薄膜トランジスタの特
性向上を目的とし、詳しくはオフ電流を低減させる半導
体装置の構造とその製造方法を考案することにある。
性向上を目的とし、詳しくはオフ電流を低減させる半導
体装置の構造とその製造方法を考案することにある。
【０００４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、基板上にソース・ドレイン・チャネルとなる
シリコン膜を形成する工程と、前記シリコン膜上に第１
ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜
上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に
ゲート電極を形成する工程と、前記第２絶縁膜のゲート
電極近傍の領域がテーパー状になるように、前記第２絶
縁膜を前記ゲート電極に対向する領域及び前記ゲート電
極近傍の領域に残して、前記第２絶縁膜を前記シリコン
層上から除去する工程とを有し、しかる後にイオン打ち
込みすることにより、前記シリコン膜にソース・ドレイ
ン領域を形成することを特徴とする。
造方法は、基板上にソース・ドレイン・チャネルとなる
シリコン膜を形成する工程と、前記シリコン膜上に第１
ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜
上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に
ゲート電極を形成する工程と、前記第２絶縁膜のゲート
電極近傍の領域がテーパー状になるように、前記第２絶
縁膜を前記ゲート電極に対向する領域及び前記ゲート電
極近傍の領域に残して、前記第２絶縁膜を前記シリコン
層上から除去する工程とを有し、しかる後にイオン打ち
込みすることにより、前記シリコン膜にソース・ドレイ
ン領域を形成することを特徴とする。
【０００５】
【実施例】（実施例１） 図１は本発明による半導体装置の構造を示す一実施例の
断面図である。まず基板１上にシリコン酸化膜２、多結
晶シリコン３、ゲート絶縁膜となるシリコン窒化膜４お
よびシリコン酸化膜５が形成される。さらにゲート電極
６が形成され、シリコン酸化膜５をゲート電極をマスク
としてテーパー状になるように除去される。次にイオン
注入法により形成されるソース・ドレイン領域７、ゲー
ト電極近傍の不純物を含まない多結晶シリコン層８、層
間絶縁膜９と電極配線１０が形成される。以下に本発明
による半導体の製造方法の一実施例を工程図である図２
を用いて説明する。図２（ａ）に示すように先ずガラス
基板２０１上に絶縁膜としてシリコン酸化膜２０２を２
０００Åの厚さで堆積する。前記絶縁膜はガラス基板に
含まれている重金属などが、熱処理時に素子部に拡散す
るのを防ぐのが目的であり、ガラス基板の純度が十分高
ければなくてもよい。次にノンドープの多結晶シリコン
２０３を２５０Åの厚さで堆積し、パタンニングする。
次にゲート絶縁膜として、シリコン窒化膜２０４を２５
０Åの厚さで堆積する。次にシリコン酸化膜２０５を１
２５０Åの厚さで堆積する。次にリンを含む多結晶シリ
コン膜２０６を３５００Åの厚さで堆積し、パタンニン
グしてゲート電極を形成する。次に図２（ｂ）に示すよ
うにシリコン酸化膜をゲート電極をマスクとしてゲート
電極近傍がテーパー状になるように除去し、ゲート電極
をマスクとして、ＰＨ3を５％含むＨ2 ガスを原料とし
たプラズマから、質量分析なしに３０ＫｅＶのエネルギ
で不純物イオン２０７を打ち込み、ソース・ドレイン部
２０８および不純物を含まない多結晶シリコン層２０９
を自己整合的に形成し、６００℃でアニールして不純物
を活性化させる。当該アニールはレーザーによっておこ
なってもよい。次に図２（ｃ）に示すように、シリコン
酸化膜を５０００Å堆積して層間絶縁膜２１０を形成
し、ソース・ドレイン領域にコンタクトホールを開口し
ＡｌやＩＴＯ膜により電極配線２１１を行なう。
断面図である。まず基板１上にシリコン酸化膜２、多結
晶シリコン３、ゲート絶縁膜となるシリコン窒化膜４お
よびシリコン酸化膜５が形成される。さらにゲート電極
６が形成され、シリコン酸化膜５をゲート電極をマスク
としてテーパー状になるように除去される。次にイオン
注入法により形成されるソース・ドレイン領域７、ゲー
ト電極近傍の不純物を含まない多結晶シリコン層８、層
間絶縁膜９と電極配線１０が形成される。以下に本発明
による半導体の製造方法の一実施例を工程図である図２
を用いて説明する。図２（ａ）に示すように先ずガラス
基板２０１上に絶縁膜としてシリコン酸化膜２０２を２
０００Åの厚さで堆積する。前記絶縁膜はガラス基板に
含まれている重金属などが、熱処理時に素子部に拡散す
るのを防ぐのが目的であり、ガラス基板の純度が十分高
ければなくてもよい。次にノンドープの多結晶シリコン
２０３を２５０Åの厚さで堆積し、パタンニングする。
次にゲート絶縁膜として、シリコン窒化膜２０４を２５
０Åの厚さで堆積する。次にシリコン酸化膜２０５を１
２５０Åの厚さで堆積する。次にリンを含む多結晶シリ
コン膜２０６を３５００Åの厚さで堆積し、パタンニン
グしてゲート電極を形成する。次に図２（ｂ）に示すよ
うにシリコン酸化膜をゲート電極をマスクとしてゲート
電極近傍がテーパー状になるように除去し、ゲート電極
をマスクとして、ＰＨ3を５％含むＨ2 ガスを原料とし
たプラズマから、質量分析なしに３０ＫｅＶのエネルギ
で不純物イオン２０７を打ち込み、ソース・ドレイン部
２０８および不純物を含まない多結晶シリコン層２０９
を自己整合的に形成し、６００℃でアニールして不純物
を活性化させる。当該アニールはレーザーによっておこ
なってもよい。次に図２（ｃ）に示すように、シリコン
酸化膜を５０００Å堆積して層間絶縁膜２１０を形成
し、ソース・ドレイン領域にコンタクトホールを開口し
ＡｌやＩＴＯ膜により電極配線２１１を行なう。
【０００６】（実施例２） 図３（ｃ）は本発明による半導体装置およびその製造方
法を用いて製造された半導体素子の別の実施例の断面図
である。基板３０１、シリコン酸化膜３０２、多結晶シ
リコン３０３、ゲート絶縁膜の一部となるシリコン窒化
膜３０４、同じくゲート絶縁膜となるシリコン酸化膜３
０５、ゲート電極３０６、イオン注入で形成されたソー
ス・ドレイン領域３０８、不純物を含まない多結晶シリ
コン層３０９、層間絶縁膜３１０、電極配線３１１を示
す。以下に本発明の半導体装置の製造方法を工程図を用
いて説明する。図３（ａ）に示すように先ずガラス基板
や石英基板などの基板３０１上に絶縁膜としてシリコン
酸化膜３０２を２０００Åの厚さで堆積する。前記絶縁
膜は基板に含まれている重金属などが、熱処理時に素子
部に拡散するのを防ぐのが目的であり、基板の純度が十
分高ければなくてもよい。次に不純物を含まない多結晶
シリコン３０３を２５０Åの厚さで堆積し、パタンニン
グする。次にシリコン窒化膜３０４を５００Åの厚さで
堆積する。次にシリコン酸化膜３０５を１０００Åの厚
さで堆積する。次にリンを含む多結晶シリコンを２００
０Åの厚さで堆積しパタンニングしてゲート電極３０６
を形成する。次に図３（ｂ）に示すようにレジストを塗
布し、パタンニングしてゲート絶縁膜であるシリコン酸
化膜の一部を除去し、ゲート電極およびシリコン酸化膜
をマスクとしてＢ2 Ｈ6 を５％含むＨ2 ガスを原料とし
たプラズマから、質量分析なしに１０ＫｅＶのエネルギ
で不純物イオン３０７を打ち込み、ソース・ドレイン部
３０８および不純物を含まない多結晶シリコン層３０９
を自己整合的に形成し、４５０℃でアニールさせて不純
物を活性化させる。次に図３（ｃ）に示すように、シリ
コン酸化膜を５０００Å堆積して層間絶縁膜３１０を形
成し、ソース・ドレイン領域にコンタクトホールを開口
しＡｌやＩＴＯ膜により電極配線３１１を行なう。
法を用いて製造された半導体素子の別の実施例の断面図
である。基板３０１、シリコン酸化膜３０２、多結晶シ
リコン３０３、ゲート絶縁膜の一部となるシリコン窒化
膜３０４、同じくゲート絶縁膜となるシリコン酸化膜３
０５、ゲート電極３０６、イオン注入で形成されたソー
ス・ドレイン領域３０８、不純物を含まない多結晶シリ
コン層３０９、層間絶縁膜３１０、電極配線３１１を示
す。以下に本発明の半導体装置の製造方法を工程図を用
いて説明する。図３（ａ）に示すように先ずガラス基板
や石英基板などの基板３０１上に絶縁膜としてシリコン
酸化膜３０２を２０００Åの厚さで堆積する。前記絶縁
膜は基板に含まれている重金属などが、熱処理時に素子
部に拡散するのを防ぐのが目的であり、基板の純度が十
分高ければなくてもよい。次に不純物を含まない多結晶
シリコン３０３を２５０Åの厚さで堆積し、パタンニン
グする。次にシリコン窒化膜３０４を５００Åの厚さで
堆積する。次にシリコン酸化膜３０５を１０００Åの厚
さで堆積する。次にリンを含む多結晶シリコンを２００
０Åの厚さで堆積しパタンニングしてゲート電極３０６
を形成する。次に図３（ｂ）に示すようにレジストを塗
布し、パタンニングしてゲート絶縁膜であるシリコン酸
化膜の一部を除去し、ゲート電極およびシリコン酸化膜
をマスクとしてＢ2 Ｈ6 を５％含むＨ2 ガスを原料とし
たプラズマから、質量分析なしに１０ＫｅＶのエネルギ
で不純物イオン３０７を打ち込み、ソース・ドレイン部
３０８および不純物を含まない多結晶シリコン層３０９
を自己整合的に形成し、４５０℃でアニールさせて不純
物を活性化させる。次に図３（ｃ）に示すように、シリ
コン酸化膜を５０００Å堆積して層間絶縁膜３１０を形
成し、ソース・ドレイン領域にコンタクトホールを開口
しＡｌやＩＴＯ膜により電極配線３１１を行なう。
【０００７】（実施例３） 図４は本発明による半導体装置およびその製造方法をも
ちいて製造された相補形金属酸化物半導体素子の一実施
例の工程図である。図４（ａ）に示すように先ずガラス
基板４０１上に絶縁膜としてシリコン酸化膜４０２を２
０００Åの厚さで堆積する。前記絶縁膜はガラス基板に
含まれている重金属などが、熱処理時に素子部に拡散す
るのを防ぐのが目的であり、ガラス基板の純度が十分高
ければなくてもよい。次に多結晶シリコン４０３を２５
０Åの厚さで堆積し、パタンニングする。次にゲート絶
縁膜の一部となるシリコン窒化膜４０４を２５０Åの厚
さで堆積する。次にシリコン酸化膜４０５を１０００Å
の厚さで堆積する。次にリンを含む多結晶シリコン４０
６を２０００Åの厚さで堆積させる。次に図４（ｂ）に
示すように多結晶シリコンの一部ををパタンニングして
ｎ型半導体装置のゲート電極４０７を形成する。前記ゲ
ート電極をマスクとしてゲート絶縁膜の一部であるシリ
コン酸化膜４０３をゲート電極の近傍がデーパー状にな
るように除去する。次に質量分析を用いないイオン注入
装置を用いてリンイオン４０８を２０Ｋｅｖのエネルギ
ーで打ち込み、ｎ型半導体装置のソース・ドレイン領域
４０９を形成する。ゲート電極近傍はシリコン酸化膜が
マスクとなり、不純物が打ち込まれることはない。次に
図４（ｃ）に示すように、レジスト４１０を塗布しパタ
ンニングして、ｐ型半導体装置のゲート電極４１１を形
成する。前記ゲート電極およびレジストをマスクとして
ゲート絶縁膜の一部であるシリコン酸化膜４０３をゲー
ト電極の近傍がデーパー状になるように除去する。次に
質量分析を用いないイオン注入装置を用いてボロンイオ
ン４１２を１０ＫｅＶのエネルギーで打ち込み、ｐ型半
導体装置のソース・ドレイン領域４１３を形成する。ｎ
型半導体装置と同様にゲート電極近傍はシリコン酸化膜
がマスクとなり、不純物が打ち込まれることはない。ま
たｎ型半導体装置側にはレジストがマスクとなりボロン
イオンは打ち込まれない。レジストを除去したのちに６
００℃で窒化アニールして不純物を活性化させる。不純
物の活性化アニールはレーザーによっておこなってもよ
い。次に図４（ｄ）に示すように、層間絶縁膜４１４と
してシリコン酸化膜を５０００Åの厚さで堆積し、ソー
ス・ドレイン領域にコンタクトホールを開口し、電極配
線４１５をＡｌにて行なう。
ちいて製造された相補形金属酸化物半導体素子の一実施
例の工程図である。図４（ａ）に示すように先ずガラス
基板４０１上に絶縁膜としてシリコン酸化膜４０２を２
０００Åの厚さで堆積する。前記絶縁膜はガラス基板に
含まれている重金属などが、熱処理時に素子部に拡散す
るのを防ぐのが目的であり、ガラス基板の純度が十分高
ければなくてもよい。次に多結晶シリコン４０３を２５
０Åの厚さで堆積し、パタンニングする。次にゲート絶
縁膜の一部となるシリコン窒化膜４０４を２５０Åの厚
さで堆積する。次にシリコン酸化膜４０５を１０００Å
の厚さで堆積する。次にリンを含む多結晶シリコン４０
６を２０００Åの厚さで堆積させる。次に図４（ｂ）に
示すように多結晶シリコンの一部ををパタンニングして
ｎ型半導体装置のゲート電極４０７を形成する。前記ゲ
ート電極をマスクとしてゲート絶縁膜の一部であるシリ
コン酸化膜４０３をゲート電極の近傍がデーパー状にな
るように除去する。次に質量分析を用いないイオン注入
装置を用いてリンイオン４０８を２０Ｋｅｖのエネルギ
ーで打ち込み、ｎ型半導体装置のソース・ドレイン領域
４０９を形成する。ゲート電極近傍はシリコン酸化膜が
マスクとなり、不純物が打ち込まれることはない。次に
図４（ｃ）に示すように、レジスト４１０を塗布しパタ
ンニングして、ｐ型半導体装置のゲート電極４１１を形
成する。前記ゲート電極およびレジストをマスクとして
ゲート絶縁膜の一部であるシリコン酸化膜４０３をゲー
ト電極の近傍がデーパー状になるように除去する。次に
質量分析を用いないイオン注入装置を用いてボロンイオ
ン４１２を１０ＫｅＶのエネルギーで打ち込み、ｐ型半
導体装置のソース・ドレイン領域４１３を形成する。ｎ
型半導体装置と同様にゲート電極近傍はシリコン酸化膜
がマスクとなり、不純物が打ち込まれることはない。ま
たｎ型半導体装置側にはレジストがマスクとなりボロン
イオンは打ち込まれない。レジストを除去したのちに６
００℃で窒化アニールして不純物を活性化させる。不純
物の活性化アニールはレーザーによっておこなってもよ
い。次に図４（ｄ）に示すように、層間絶縁膜４１４と
してシリコン酸化膜を５０００Åの厚さで堆積し、ソー
ス・ドレイン領域にコンタクトホールを開口し、電極配
線４１５をＡｌにて行なう。
【０００８】
【発明の効果】以上説明したように、本発明は、ゲート
電極及び第２絶縁膜をマスクとしてイオン打ち込みする
ことによりソース・ドレイン領域を形成することによ
り、オフセット構造のＴＦＴを提供することができる。
電極及び第２絶縁膜をマスクとしてイオン打ち込みする
ことによりソース・ドレイン領域を形成することによ
り、オフセット構造のＴＦＴを提供することができる。
【図１】図１は本発明の半導体装置およびその製造方法
の一実施例の断面図である。
の一実施例の断面図である。
【図２】図２（ａ）〜（ｃ）は本発明の半導体装置およ
びその製造方法の一実施例の工程図である。
びその製造方法の一実施例の工程図である。
【図３】図３（ａ）〜（ｃ）は本発明の半導体装置およ
びその製造方法の別の実施例の工程図である。
びその製造方法の別の実施例の工程図である。
【図４】図４（ａ）〜（ｄ）は本発明の半導体装置およ
びその製造方法を用いた相補型金属酸化物半導体装置の
製造方法の一実施例の工程図である。
びその製造方法を用いた相補型金属酸化物半導体装置の
製造方法の一実施例の工程図である。
１ 基板 ２ シリコン酸化膜 ３ 多結晶シリコン ４ シリコン窒化膜 ５ シリコン酸化膜 ６ ゲート電極 ７ ソース・ドレイン領域 ８ 不純物を含まない多結晶シリコン層 ９ 層間絶縁膜 １０ 電極配線 ２０１ ガラス基板 ２０２ シリコン酸化膜 ２０３ 多結晶シリコン ２０４ シリコン窒化膜 ２０５ シリコン酸化膜 ２０６ リンを含む多結晶シリコン膜 ２０７ 不純物イオン ２０８ ソース・ドレイン領域 ２０９ 不純物を含まない多結晶シリコン層 ２１０ 層間絶縁膜 ２１１ 電極配線 ３０１ ガラス基板 ３０２ シリコン酸化膜 ３０３ 多結晶シリコン ３０４ シリコン窒化膜 ３０５ シリコン酸化膜 ３０６ リンを含む多結晶シリコン層 ３０７ 不純物イオン ３０８ ソース・ドレイン領域 ３０９ 不純物を含まない多結晶シリコン層 ３１０ 層間絶縁膜 ３１１ 電極配線 ４０１ ガラス基板 ４０２ シリコン酸化膜 ４０３ 多結晶シリコン ４０４ シリコン窒化膜 ４０５ シリコン酸化膜 ４０６ リンを含む多結晶シリコン膜 ４０７ ｎ型半導体装置のゲート電極 ４０８ リンイオン ４０９ ｎ型半導体装置のソース・ドレイン領域 ４１０ レジスト ４１１ ｐ型半導体装置のゲート電極 ４１２ ボロンイオン ４１３ ｐ型半導体装置のソース・ドレイン領域 ４１４ 層間絶縁膜 ４１５ 電極配線
Claims (2)
- 【請求項１】基板上にソース・ドレイン・チャネルとな
るシリコン膜を形成する工程と、 前記シリコン膜上に第１ゲート絶縁膜を形成する工程
と、 前記第１ゲート絶縁膜上に第２絶縁膜を形成する工程
と、 前記第２絶縁膜上にゲート電極を形成する工程と、 前記第２絶縁膜のゲート電極近傍の領域がテーパー状に
なるように、前記第２絶縁膜を前記ゲート電極に対向す
る領域及び前記ゲート電極近傍の領域に残して、前記第
２絶縁膜を前記シリコン層上から除去する工程とを有
し、 しかる後にイオン打ち込みすることにより、前記シリコ
ン膜にソース・ドレイン領域を形成することを特徴とす
る半導体装置の製造方法。 - 【請求項２】前記第１絶縁膜はシリコン窒化膜であるこ
とを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079254A JP3055201B2 (ja) | 1991-04-11 | 1991-04-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079254A JP3055201B2 (ja) | 1991-04-11 | 1991-04-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04313240A JPH04313240A (ja) | 1992-11-05 |
| JP3055201B2 true JP3055201B2 (ja) | 2000-06-26 |
Family
ID=13684720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3079254A Expired - Lifetime JP3055201B2 (ja) | 1991-04-11 | 1991-04-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3055201B2 (ja) |
-
1991
- 1991-04-11 JP JP3079254A patent/JP3055201B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04313240A (ja) | 1992-11-05 |
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