JPH098313A - 半導体装置の製造方法および液晶表示装置の製造方法 - Google Patents
半導体装置の製造方法および液晶表示装置の製造方法Info
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】
【目的】 良好な不純物導入部を有することにより良好
な接合特性をもつ半導体装置の製造方法および表示品位
の高い液晶表示装置の製造方法を提供することを目的と
している。 【構成】 シリコンを含む半導体膜に導入した不純物元
素を活性化する前に脱水素処理を行う。前記脱水素処理
によって、半導体膜中の水素量を５×１０19個／ｃｍ3
以下、特に好ましくは５×１０18個／ｃｍ3以下にす
る。特に、前記活性化はレーザ照射によって行い、前記
脱水素処理を３００〜５００℃の熱処理、特に好ましく
は３５０〜４５０℃の熱処理によって行う。更には、前
記脱水素処理を、前記活性化を行う際のレーザ照射エネ
ルギー密度より小さなエネルギー密度のレーザ照射によ
って行う。
な接合特性をもつ半導体装置の製造方法および表示品位
の高い液晶表示装置の製造方法を提供することを目的と
している。 【構成】 シリコンを含む半導体膜に導入した不純物元
素を活性化する前に脱水素処理を行う。前記脱水素処理
によって、半導体膜中の水素量を５×１０19個／ｃｍ3
以下、特に好ましくは５×１０18個／ｃｍ3以下にす
る。特に、前記活性化はレーザ照射によって行い、前記
脱水素処理を３００〜５００℃の熱処理、特に好ましく
は３５０〜４５０℃の熱処理によって行う。更には、前
記脱水素処理を、前記活性化を行う際のレーザ照射エネ
ルギー密度より小さなエネルギー密度のレーザ照射によ
って行う。
Description
【０００１】
【産業上の利用分野】本発明は、例えば液晶ディスプレ
イ、長尺イメージセンサまたは太陽電池等に好適に用い
られる半導体装置の製造方法および、そのような半導体
装置を用いる液晶表示装置の製造方法に関するものであ
る。
イ、長尺イメージセンサまたは太陽電池等に好適に用い
られる半導体装置の製造方法および、そのような半導体
装置を用いる液晶表示装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、液晶ディスプレイやイメージセン
サ等においては、その駆動に用いる外部実装駆動回路を
ディスプレイやイメージセンサと同一基板上に作り込む
ことが行われている。そのため、透明絶縁性基板上に薄
膜トランジスタ等の半導体装置を作製する必要性が高ま
っている。その作製技術の一つとしては、例えば薄膜ト
ランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ）を作製する場合、ゲート電極をマスクにし
てゲート電極の下側の半導体層に不純物イオンを注入
し、自己整合的にＮ型またはＰ型のソース／ドレイン部
を形成する技術が用いられている。この技術は、トラン
ジスタチャネル長を短くでき、高性能化が容易なことか
ら開発が進んでいる。
サ等においては、その駆動に用いる外部実装駆動回路を
ディスプレイやイメージセンサと同一基板上に作り込む
ことが行われている。そのため、透明絶縁性基板上に薄
膜トランジスタ等の半導体装置を作製する必要性が高ま
っている。その作製技術の一つとしては、例えば薄膜ト
ランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ）を作製する場合、ゲート電極をマスクにし
てゲート電極の下側の半導体層に不純物イオンを注入
し、自己整合的にＮ型またはＰ型のソース／ドレイン部
を形成する技術が用いられている。この技術は、トラン
ジスタチャネル長を短くでき、高性能化が容易なことか
ら開発が進んでいる。
【０００３】
【発明が解決しようとする課題】しかしながら、この技
術においては、基板に安価なガラス基板を用いようとす
ると、通常６００℃以下（好ましくは５００℃以下）の
プロセスにする必要があり、このような低温で良好なソ
ース／ドレイン部を形成することは難しい。例えば、多
結晶シリコン半導体膜に不純物イオンの注入を行った場
合、注入イオンの持つエネルギーが上記半導体膜中の結
晶を構成するシリコン原子に与えられ、このエネルギー
がシリコン原子の変位エネルギーより大きいとき、シリ
コン原子はノックオンされて結晶内に格子欠陥が生成さ
れる。
術においては、基板に安価なガラス基板を用いようとす
ると、通常６００℃以下（好ましくは５００℃以下）の
プロセスにする必要があり、このような低温で良好なソ
ース／ドレイン部を形成することは難しい。例えば、多
結晶シリコン半導体膜に不純物イオンの注入を行った場
合、注入イオンの持つエネルギーが上記半導体膜中の結
晶を構成するシリコン原子に与えられ、このエネルギー
がシリコン原子の変位エネルギーより大きいとき、シリ
コン原子はノックオンされて結晶内に格子欠陥が生成さ
れる。
【０００４】そこで、この結晶ダメージの回復と不純物
イオンの活性化を行うために活性化アニール処理を行う
必要がある。活性化アニール法としては炉アニ一ル法、
ランプアニール法、レーザアニール法等が一般に用いら
れている。炉アニール法では長時間処理が必要であり、
例えば６００℃では２０時間程度かかる場合があり、そ
の結果としてガラス基板が熱収縮してしまうという問題
があった。また、ランプアニール法ではランプの波長が
比較的長波長であることから、ガラス基板に与える熱的
影響、例えば割れ、反り等があり、実用化が困難であっ
た。一方、レーザアニール法では波長の短いレーザを用
いることにより、半導体表面のみを高温にしてガラス基
板にほとんど影響を与えず処理できるので、ガラス基板
を用いたデバイスに対して非常に適している。しかし、
このレーザアニール法による場合であっても、良好なソ
ース／ドレイン部を形成することは難しく、逆バイアス
時のドレイン端部の接合リークを十分に抑制することが
困難であった。
イオンの活性化を行うために活性化アニール処理を行う
必要がある。活性化アニール法としては炉アニ一ル法、
ランプアニール法、レーザアニール法等が一般に用いら
れている。炉アニール法では長時間処理が必要であり、
例えば６００℃では２０時間程度かかる場合があり、そ
の結果としてガラス基板が熱収縮してしまうという問題
があった。また、ランプアニール法ではランプの波長が
比較的長波長であることから、ガラス基板に与える熱的
影響、例えば割れ、反り等があり、実用化が困難であっ
た。一方、レーザアニール法では波長の短いレーザを用
いることにより、半導体表面のみを高温にしてガラス基
板にほとんど影響を与えず処理できるので、ガラス基板
を用いたデバイスに対して非常に適している。しかし、
このレーザアニール法による場合であっても、良好なソ
ース／ドレイン部を形成することは難しく、逆バイアス
時のドレイン端部の接合リークを十分に抑制することが
困難であった。
【０００５】図１０に、ゲート電極をマスクにして自己
整合的に不純物イオンを半導体層のソース／ドレイン形
成部に注入した後、レーザアニール法で不純物イオンを
活性化して作製した、従来のＮ型多結晶シリコン薄膜ト
ランジスタのドレイン電流ＩDとゲート電圧ＶGの関係を
示す。この関係は、トランジスタサイズがＬ（長さ）／
Ｗ（幅）＝８／８μｍの場合であり、ソース／ドレイン
間電圧ＶDSが１Ｖのときの特性（破線）と１４Ｖのとき
の特性（実線）を示している。ＶDSが大きくなる（ＶDS
＝１４Ｖのとき）とドレイン端にかかる電界が大きくな
ため、多結晶シリコン膜中の欠陥を介して、ドレイン部
の接合リークが起こり、逆バイアス（ＶG＜０）側でリ
ーク電流（ＩD）が大きくなっていることがわかる。
整合的に不純物イオンを半導体層のソース／ドレイン形
成部に注入した後、レーザアニール法で不純物イオンを
活性化して作製した、従来のＮ型多結晶シリコン薄膜ト
ランジスタのドレイン電流ＩDとゲート電圧ＶGの関係を
示す。この関係は、トランジスタサイズがＬ（長さ）／
Ｗ（幅）＝８／８μｍの場合であり、ソース／ドレイン
間電圧ＶDSが１Ｖのときの特性（破線）と１４Ｖのとき
の特性（実線）を示している。ＶDSが大きくなる（ＶDS
＝１４Ｖのとき）とドレイン端にかかる電界が大きくな
ため、多結晶シリコン膜中の欠陥を介して、ドレイン部
の接合リークが起こり、逆バイアス（ＶG＜０）側でリ
ーク電流（ＩD）が大きくなっていることがわかる。
【０００６】このように接合特性が不良であると、良好
なスイッチングデバイスを作製することができない。例
えば、アクティブマトリックス型液晶ディスプレイの絵
素部のＴＦＴとして使う場合、リーク電流は数ｐＡ以下
にすることが望ましいが、図１０に示したＴＦＴ特性で
は不十分であることがわかる。
なスイッチングデバイスを作製することができない。例
えば、アクティブマトリックス型液晶ディスプレイの絵
素部のＴＦＴとして使う場合、リーク電流は数ｐＡ以下
にすることが望ましいが、図１０に示したＴＦＴ特性で
は不十分であることがわかる。
【０００７】本発明は、このような従来技術の課題を解
決すべくなされたものであり、良好な不純物導入部を有
することにより良好な接合特性をもつ半導体装置の製造
方法および表示品位の高い液晶表示装置の製造方法を提
供することを目的としている。
決すべくなされたものであり、良好な不純物導入部を有
することにより良好な接合特性をもつ半導体装置の製造
方法および表示品位の高い液晶表示装置の製造方法を提
供することを目的としている。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコンを含む半導体膜を形成する工程と、
該半導体膜に不純物元素を導入する工程と、該不純物元
素の導入された半導体膜に対して脱水素処理を行う工程
と、脱水素処理された半導体膜中の不純物元素の活性化
を行う工程とを含み、そのことにより上記目的が達成さ
れる。
造方法は、シリコンを含む半導体膜を形成する工程と、
該半導体膜に不純物元素を導入する工程と、該不純物元
素の導入された半導体膜に対して脱水素処理を行う工程
と、脱水素処理された半導体膜中の不純物元素の活性化
を行う工程とを含み、そのことにより上記目的が達成さ
れる。
【０００９】本発明の半導体装置の製造方法において、
前記脱水素処理によって、前記シリコンを含む半導体膜
中の水素量を５×１０19個／ｃｍ3以下にしてもよい。
前記脱水素処理によって、前記シリコンを含む半導体膜
中の水素量を５×１０19個／ｃｍ3以下にしてもよい。
【００１０】本発明の半導体装置の製造方法において、
前記活性化はレーザ照射によって行い、前記脱水素処理
は熱処理によって行うようにしてもよい。
前記活性化はレーザ照射によって行い、前記脱水素処理
は熱処理によって行うようにしてもよい。
【００１１】本発明の半導体装置の製造方法において、
前記脱水素処理は３００℃〜５００℃の熱処理によって
行うようにしてもよい。
前記脱水素処理は３００℃〜５００℃の熱処理によって
行うようにしてもよい。
【００１２】本発明の半導体装置の製造方法において、
前記活性化はレーザ照射によって行い、前記脱水素処理
もレーザ照射によって行うようにしてもよい。
前記活性化はレーザ照射によって行い、前記脱水素処理
もレーザ照射によって行うようにしてもよい。
【００１３】本発明の半導体装置の製造方法において、
前記脱水素処理のレーザ照射を、前記活性化を行う際の
レーザ照射におけるエネルギー密度より小さなエネルギ
ー密度で行うようにしてもよい。
前記脱水素処理のレーザ照射を、前記活性化を行う際の
レーザ照射におけるエネルギー密度より小さなエネルギ
ー密度で行うようにしてもよい。
【００１４】本発明の液晶表示装置の製造方法は、上述
した半導体装置の製造方法の一つを用いて半導体装置を
製造する工程を含み、そのことにより上記目的が達成さ
れる。
した半導体装置の製造方法の一つを用いて半導体装置を
製造する工程を含み、そのことにより上記目的が達成さ
れる。
【００１５】
【作用】本発明の半導体装置の製造方法では、シリコン
を含む半導体膜に導入した不純物元素を活性化する前に
脱水素処理を行う。これにより、不純物活性化時に水素
が存在するために起こる悪影響をなくし、良好な不純物
導入領域を作製することができる。その結果、接合特性
も向上し、逆バイアス時のリーク電流を抑えることがで
きる。
を含む半導体膜に導入した不純物元素を活性化する前に
脱水素処理を行う。これにより、不純物活性化時に水素
が存在するために起こる悪影響をなくし、良好な不純物
導入領域を作製することができる。その結果、接合特性
も向上し、逆バイアス時のリーク電流を抑えることがで
きる。
【００１６】シリコン半導体中で不純物元素を活性化す
るということは、シリコン結晶格子内の置換位置に不純
物原子を結合させることであり、このときに水素は不要
な元素であって存在しないことが好ましい。水素原子は
軽いので移動しやすく、活性化を阻害すると考えられ
る。したがって、良好な不純物導入領域を作製するため
には、半導体膜に不純物元素を導入した後、脱水素処理
を行って不要な水素を抜いてから活性化アニールを行う
ことが重要である。特に、前記脱水素処理によって、前
記シリコンを含む半導体膜中の水素量を５×１０19個／
ｃｍ3以下、特に好ましくは５×１０18個／ｃｍ3以下に
することが重要である。
るということは、シリコン結晶格子内の置換位置に不純
物原子を結合させることであり、このときに水素は不要
な元素であって存在しないことが好ましい。水素原子は
軽いので移動しやすく、活性化を阻害すると考えられ
る。したがって、良好な不純物導入領域を作製するため
には、半導体膜に不純物元素を導入した後、脱水素処理
を行って不要な水素を抜いてから活性化アニールを行う
ことが重要である。特に、前記脱水素処理によって、前
記シリコンを含む半導体膜中の水素量を５×１０19個／
ｃｍ3以下、特に好ましくは５×１０18個／ｃｍ3以下に
することが重要である。
【００１７】さらに、本発明の半導体装置の製造方法に
おいて、前記活性化をレーザ照射によって行い、前記脱
水素処理を熱処理によって行うと非常に好ましい。レー
ザ照射は短波長のパルスレーザを用いれば、下地の基板
にダメージを与えることなく半導体膜を効率良くアニー
ルすることができる。例えば、ＸｅＣｌ（波長３０８ｎ
ｍ）、ＫｒＦ（２４８ｎｍ）、ＡｒＦ（１９３ｎｍ）等
のエキシマレーザを用いることができる。しかし、通
常、レーザ照射によって不純物の活性化を行うと、レー
ザ照射された半導体膜表面は６００℃以上になり、また
シリコン半導体の場合には表面が熔融することもあり、
１０００℃以上に急激に温度上昇する。このように高温
に急激に温度上昇する活性化アニールを行う場合には、
特に脱水素処理が重要になる。脱水素処理は３００℃〜
５００℃の熱処理、特に好ましくは３５０℃〜４５０℃
の熱処理によって行うことができ、アニール炉等を用い
れば比較的容易に処理できる。
おいて、前記活性化をレーザ照射によって行い、前記脱
水素処理を熱処理によって行うと非常に好ましい。レー
ザ照射は短波長のパルスレーザを用いれば、下地の基板
にダメージを与えることなく半導体膜を効率良くアニー
ルすることができる。例えば、ＸｅＣｌ（波長３０８ｎ
ｍ）、ＫｒＦ（２４８ｎｍ）、ＡｒＦ（１９３ｎｍ）等
のエキシマレーザを用いることができる。しかし、通
常、レーザ照射によって不純物の活性化を行うと、レー
ザ照射された半導体膜表面は６００℃以上になり、また
シリコン半導体の場合には表面が熔融することもあり、
１０００℃以上に急激に温度上昇する。このように高温
に急激に温度上昇する活性化アニールを行う場合には、
特に脱水素処理が重要になる。脱水素処理は３００℃〜
５００℃の熱処理、特に好ましくは３５０℃〜４５０℃
の熱処理によって行うことができ、アニール炉等を用い
れば比較的容易に処理できる。
【００１８】また、本発明の半導体装置の製造方法にお
いて、前記活性化アニールをレーザ照射によって行い、
前記脱水素処理もレーザ照射によって行うと非常に好ま
しい。前記脱水素処理のレーザ照射を、前記活性化を行
う際のレーザ照射エネルギー密度より小さなエネルギー
密度で行うことにより、活性化がほとんど起こらないよ
うな条件でアニールし、かつ水素を抜くことができる。
したがって、活性化と同じレーザアニール装置を用いて
活性化前に連続して容易に脱水素処理をすることができ
る。
いて、前記活性化アニールをレーザ照射によって行い、
前記脱水素処理もレーザ照射によって行うと非常に好ま
しい。前記脱水素処理のレーザ照射を、前記活性化を行
う際のレーザ照射エネルギー密度より小さなエネルギー
密度で行うことにより、活性化がほとんど起こらないよ
うな条件でアニールし、かつ水素を抜くことができる。
したがって、活性化と同じレーザアニール装置を用いて
活性化前に連続して容易に脱水素処理をすることができ
る。
【００１９】本発明の液晶表示装置の製造方法は、上述
した半導体装置の製造方法の一態様によってスイッチン
グ特性の優れた半導体装置を絵素部に製造することによ
り、表示品立の高い液晶表示装置を製造することができ
る。
した半導体装置の製造方法の一態様によってスイッチン
グ特性の優れた半導体装置を絵素部に製造することによ
り、表示品立の高い液晶表示装置を製造することができ
る。
【００２０】以上のように、良好な不純物導入領域を有
する半導体装置の製造方法、および表示品位の高い液晶
表示装置の製造方法を提供することができる。
する半導体装置の製造方法、および表示品位の高い液晶
表示装置の製造方法を提供することができる。
【００２１】
＜実施例１＞以下、図面を参照して、本発明の半導体装
置の製造方法の一実施例である薄膜トランジスタの製造
方法を詳細に説明する。
置の製造方法の一実施例である薄膜トランジスタの製造
方法を詳細に説明する。
【００２２】図１（ａ）〜（ｈ）および図２（ｉ）〜
（ｍ）は本実施例の薄膜トランジスタの製造工程を示す
断面図である。図１（ａ）の１は絶縁性基板であり、絶
緑性基板１にガラス基板を用いる場合は、基板１中に含
まれる不純物による悪影響を防止するために、ＳｉＯ2
膜やＳｉＮx膜等の絶縁膜からなるコーティング膜を表
面に被覆することが好ましい。例えば、コーティング膜
の膜厚は１００ｎｍ〜５００ｎｍとした。常圧ＣＶＤ法
により４３０℃でＳｉＨ4がスとＯ2がスを用いて成膜し
たＳｉＯ2膜を用いることができる。その他、スパッタ
法や、減圧ＣＶＤ法、プラズマＣＶＤ法、リモートプラ
ズマＣＶＤ法のいずれかにより成膜した膜厚１００ｎｍ
〜５００ｎｍのＳｉＯ2膜を用いることができる。ま
た、コーティング膜としては、ＳｉＮx、Ａｌ2Ｏ3もし
くはＴａ2Ｏ5、またはこれらを組み合わせてなる材料を
用いても良いことは言うまでもない。
（ｍ）は本実施例の薄膜トランジスタの製造工程を示す
断面図である。図１（ａ）の１は絶縁性基板であり、絶
緑性基板１にガラス基板を用いる場合は、基板１中に含
まれる不純物による悪影響を防止するために、ＳｉＯ2
膜やＳｉＮx膜等の絶縁膜からなるコーティング膜を表
面に被覆することが好ましい。例えば、コーティング膜
の膜厚は１００ｎｍ〜５００ｎｍとした。常圧ＣＶＤ法
により４３０℃でＳｉＨ4がスとＯ2がスを用いて成膜し
たＳｉＯ2膜を用いることができる。その他、スパッタ
法や、減圧ＣＶＤ法、プラズマＣＶＤ法、リモートプラ
ズマＣＶＤ法のいずれかにより成膜した膜厚１００ｎｍ
〜５００ｎｍのＳｉＯ2膜を用いることができる。ま
た、コーティング膜としては、ＳｉＮx、Ａｌ2Ｏ3もし
くはＴａ2Ｏ5、またはこれらを組み合わせてなる材料を
用いても良いことは言うまでもない。
【００２３】まず、図１（ａ）に示すように、この絶縁
性基板１の上に非晶質シリコン半導体膜２を成膜する。
非晶質シリコン半導体膜２の膜厚は３０ｎｍ〜１５０ｎ
ｍとする。プラズマＣＶＤ法によりＳｉＨ4ガスとＨ2ガ
スとを用いて、基板温度２００℃〜３００℃で成膜する
か、または減圧ＣＶＤ法により基板温度４００℃〜５７
０℃で成膜することができる。半導体膜２としては、Ｓ
ｉやＳｉＧｅ、またはリンやボロンを含むシリコン半導
体を用いることができ、非晶質に限らず微結晶や多結晶
半導体を成膜してもかまわない。
性基板１の上に非晶質シリコン半導体膜２を成膜する。
非晶質シリコン半導体膜２の膜厚は３０ｎｍ〜１５０ｎ
ｍとする。プラズマＣＶＤ法によりＳｉＨ4ガスとＨ2ガ
スとを用いて、基板温度２００℃〜３００℃で成膜する
か、または減圧ＣＶＤ法により基板温度４００℃〜５７
０℃で成膜することができる。半導体膜２としては、Ｓ
ｉやＳｉＧｅ、またはリンやボロンを含むシリコン半導
体を用いることができ、非晶質に限らず微結晶や多結晶
半導体を成膜してもかまわない。
【００２４】次に、図１（ｂ）に示すように、非晶質シ
リコン半導体膜２をアニールして多結晶化し、多結晶シ
リコン半導体膜３を形成する。アニール法には炉アニー
ル法、レーザアニール法、ランプアニール法等の方法が
あり、そのうち一つの方法または２以上組み合わせるこ
とによってアニールすることができる。例えば、炉アニ
ール法ではＮ2ガス中５５０℃〜６００℃で１２〜２４
時間（ｈ）アニールして多結晶化することができる。ま
た、レーザアニール法では、特に短波長のパルスレーザ
を用いれば下地の基板にダメージを与えることなく半導
体膜を効率良くアニールすることができ、例えば、Ｘｅ
Ｃ１（波長３０８ｎｍ）、ＫｒＦ（２４８ｎｍ）、Ａｒ
Ｆ（１９３ｎｍ）等のエキシマレーザを用いることがで
きる。通常、このように非晶質シリコン半導体膜２をア
ニ一ルして多結晶シリコン半導体膜にした方が、直接多
結晶シリコン半導体膜を成膜するよりも結晶粒径が大き
くなり、良い特性の多結晶シリコン半導体膜が得られ
る。
リコン半導体膜２をアニールして多結晶化し、多結晶シ
リコン半導体膜３を形成する。アニール法には炉アニー
ル法、レーザアニール法、ランプアニール法等の方法が
あり、そのうち一つの方法または２以上組み合わせるこ
とによってアニールすることができる。例えば、炉アニ
ール法ではＮ2ガス中５５０℃〜６００℃で１２〜２４
時間（ｈ）アニールして多結晶化することができる。ま
た、レーザアニール法では、特に短波長のパルスレーザ
を用いれば下地の基板にダメージを与えることなく半導
体膜を効率良くアニールすることができ、例えば、Ｘｅ
Ｃ１（波長３０８ｎｍ）、ＫｒＦ（２４８ｎｍ）、Ａｒ
Ｆ（１９３ｎｍ）等のエキシマレーザを用いることがで
きる。通常、このように非晶質シリコン半導体膜２をア
ニ一ルして多結晶シリコン半導体膜にした方が、直接多
結晶シリコン半導体膜を成膜するよりも結晶粒径が大き
くなり、良い特性の多結晶シリコン半導体膜が得られ
る。
【００２５】次に、図１（ｃ）に示すように、このよう
にして作製した多結晶シリコン半導体膜３をエッチング
によりパターニングして島状のシリコン半導体膜３を形
成する。
にして作製した多結晶シリコン半導体膜３をエッチング
によりパターニングして島状のシリコン半導体膜３を形
成する。
【００２６】その後、図１（ｄ）に示すように、膜厚５
０ｎｍ〜１５０ｎｍのゲート絶縁膜４を成膜する。ゲー
ト絶縁膜４は、常圧ＣＶＤ法により４３０℃でＳｉＨ4
ガスとＯ2ガスとを用いて成膜したＳｉＯ2膜を用いた。
ここでは常圧ＣＶＤ法を用いたが、スパッタ法、減圧Ｃ
ＶＤ法、プラズマＣＶＤ法、およびリモートプラズマＣ
ＶＤ法のいずれかによる膜厚５０ｎｍ〜１５０ｎｍのＳ
ｉＯ2膜を用いても良いことは言うまでもない。段差被
覆性の良好なＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙ１−Ｏｒ
ｔｈｏ−Ｓｉｌｉｃａｔｅ，Ｓｉ（ＯＣ2Ｈ5）4）ガス
を用いた常圧ＣＶＤ法や、プラズマＣＶＤ法によるＳｉ
Ｏ2膜を用いてもよい。
０ｎｍ〜１５０ｎｍのゲート絶縁膜４を成膜する。ゲー
ト絶縁膜４は、常圧ＣＶＤ法により４３０℃でＳｉＨ4
ガスとＯ2ガスとを用いて成膜したＳｉＯ2膜を用いた。
ここでは常圧ＣＶＤ法を用いたが、スパッタ法、減圧Ｃ
ＶＤ法、プラズマＣＶＤ法、およびリモートプラズマＣ
ＶＤ法のいずれかによる膜厚５０ｎｍ〜１５０ｎｍのＳ
ｉＯ2膜を用いても良いことは言うまでもない。段差被
覆性の良好なＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙ１−Ｏｒ
ｔｈｏ−Ｓｉｌｉｃａｔｅ，Ｓｉ（ＯＣ2Ｈ5）4）ガス
を用いた常圧ＣＶＤ法や、プラズマＣＶＤ法によるＳｉ
Ｏ2膜を用いてもよい。
【００２７】次に、ゲート絶縁膜４の膜質を改善するた
めに、Ｎ2雰囲気中６００℃で１２ｈのアニールを行っ
た。また、ここではゲート絶縁膜４にＳｉＯ2を用いた
が、ＳｉＮX、Ａｌ2Ｏ3、Ｔａ2Ｏ5またはこれらを組み
合わせた材料を用いても良いことは言うまでもない。
めに、Ｎ2雰囲気中６００℃で１２ｈのアニールを行っ
た。また、ここではゲート絶縁膜４にＳｉＯ2を用いた
が、ＳｉＮX、Ａｌ2Ｏ3、Ｔａ2Ｏ5またはこれらを組み
合わせた材料を用いても良いことは言うまでもない。
【００２８】次に、図１（ｅ）に示すように、膜厚２０
０ｎｍ〜５００ｎｍのゲート電極５を形成する。このゲ
ート電極５はスパッタ法により形成し、材料にはＴａま
たはＡ１、Ａ１Ｓｉ、Ａ１Ｔｉ、ＡｌＳｃ等のＡｌを含
む金属を用いた。特に、Ａ１を含む金属を用いるのが低
抵抗電極配線を形成できるので好ましい。
０ｎｍ〜５００ｎｍのゲート電極５を形成する。このゲ
ート電極５はスパッタ法により形成し、材料にはＴａま
たはＡ１、Ａ１Ｓｉ、Ａ１Ｔｉ、ＡｌＳｃ等のＡｌを含
む金属を用いた。特に、Ａ１を含む金属を用いるのが低
抵抗電極配線を形成できるので好ましい。
【００２９】次に図１（ｆ）に示すように、ゲート電極
５を陽極酸化して陽極酸化膜６を形成する。陽極酸化膜
６の膜厚は５０ｎｍ〜１μｍとする。
５を陽極酸化して陽極酸化膜６を形成する。陽極酸化膜
６の膜厚は５０ｎｍ〜１μｍとする。
【００３０】次に、図１（ｇ）に示すように、ゲート電
極５と陽極酸化膜６とをマスクにして自己整合的にゲー
ト絶縁膜４をエッチングし、多結晶シリコン半導体膜３
のソース／ドレイン部となる部分を露出させる。エッチ
ングにはエッチング液を用いたウエットエッチングやプ
ラズマを用いたドライエッチングを用いることができ
る。
極５と陽極酸化膜６とをマスクにして自己整合的にゲー
ト絶縁膜４をエッチングし、多結晶シリコン半導体膜３
のソース／ドレイン部となる部分を露出させる。エッチ
ングにはエッチング液を用いたウエットエッチングやプ
ラズマを用いたドライエッチングを用いることができ
る。
【００３１】次に、図１（ｈ）に示すように、、不純物
イオン７の注入を行う。Ｎ型にするにはリンまたはヒ素
を、Ｐ型にするにはボロンを注入する。このようにし
て、不純物の注入されたソース部シリコン半導体３ｓと
不純物注入されたドレイン部シリコン半導体３Dを形成
する。大型基板用には図３に示すようなイオン注入装置
を用いることもできる。１０１はガス導入口、１０２は
プラズマ源を生成するプラズマ室を構成するチャンバ
ー、１０３はプラズマ源を励起するための高周波電源、
１０４はプラズマ源に高周波電力を供給するための高周
波電極、１０５はイオン化効率を上げプラズマ形状を整
えるための磁石であり、これらによってプラズマ源が形
成される。１０６はプラズマ源からイオンを引き出すた
めの１段目のイオン加速用電源、１０７は引き出された
イオンをさらに加速するための２段目のイすン加速用電
源、１０８は２次電子抑制用の抑制電源、１０９は多孔
状の電極板、１１０はそれぞれの電極板を絶縁するため
の絶縁体であり、これらによってイオン加速部が構成さ
れる。１１１は注入する基板１１２を装着する基板ホル
ダであり、ここでは均一性向上のため回転機構を有して
いる。ガス導入口１０１より水素希釈の原科ガス、例え
ば水素希釈のＰＨ3やＢ2Ｈ6を導入し、高周波電極１０
４に高周波電力を印加することにより励起したプラズマ
源を形成し、加速電極板１０９間で加速した後、基板ホ
ルダ１１１に装着した基板１１２にイオン注入する。こ
のような装置を用いることにより、水素イオンを含む不
純物イオン、ここではリンまたはボロン元素を含むイオ
ンを注入することができる。また、ここでは高周波電力
により励起したプラズマ源を用いたが、熱フィラメント
からの電子放出によって生成するプラズマ源等を用いて
もよいことは言うまでもない。
イオン７の注入を行う。Ｎ型にするにはリンまたはヒ素
を、Ｐ型にするにはボロンを注入する。このようにし
て、不純物の注入されたソース部シリコン半導体３ｓと
不純物注入されたドレイン部シリコン半導体３Dを形成
する。大型基板用には図３に示すようなイオン注入装置
を用いることもできる。１０１はガス導入口、１０２は
プラズマ源を生成するプラズマ室を構成するチャンバ
ー、１０３はプラズマ源を励起するための高周波電源、
１０４はプラズマ源に高周波電力を供給するための高周
波電極、１０５はイオン化効率を上げプラズマ形状を整
えるための磁石であり、これらによってプラズマ源が形
成される。１０６はプラズマ源からイオンを引き出すた
めの１段目のイオン加速用電源、１０７は引き出された
イオンをさらに加速するための２段目のイすン加速用電
源、１０８は２次電子抑制用の抑制電源、１０９は多孔
状の電極板、１１０はそれぞれの電極板を絶縁するため
の絶縁体であり、これらによってイオン加速部が構成さ
れる。１１１は注入する基板１１２を装着する基板ホル
ダであり、ここでは均一性向上のため回転機構を有して
いる。ガス導入口１０１より水素希釈の原科ガス、例え
ば水素希釈のＰＨ3やＢ2Ｈ6を導入し、高周波電極１０
４に高周波電力を印加することにより励起したプラズマ
源を形成し、加速電極板１０９間で加速した後、基板ホ
ルダ１１１に装着した基板１１２にイオン注入する。こ
のような装置を用いることにより、水素イオンを含む不
純物イオン、ここではリンまたはボロン元素を含むイオ
ンを注入することができる。また、ここでは高周波電力
により励起したプラズマ源を用いたが、熱フィラメント
からの電子放出によって生成するプラズマ源等を用いて
もよいことは言うまでもない。
【００３２】図３に示したイオン注入装置を用いたとき
の注入条件の一例を示す。水素希釈５％のＰＨ3ガスを
ガス導入口１０１より導入し、プラズマ形成のための高
周波パワーは１００Ｗ〜２００Ｗ、イオンのトータル加
速電圧は１０ｋＶ〜６０ｋＶ、イオン電流密度は５μＡ
／ｃｍ2〜２０μＡ／ｃｍ2、全イオン注入量は２×１０
14個／ｃｍ2〜５×１０16個／ｃｍ2とした。このような
イオン注入装置を用いた場合、不純物イオンと同時に水
素イオンを注入することになり、不純物イオンより多い
水素を半導体膜中に注入してしまう。上記のような注入
条件の場合、注入された膜中の水素量は１０19個／ｃｍ
3〜１０21個／ｃｍ3程度と多くなり、この後に脱水素処
理を行って水素量を減少させることが特に重要になる。
の注入条件の一例を示す。水素希釈５％のＰＨ3ガスを
ガス導入口１０１より導入し、プラズマ形成のための高
周波パワーは１００Ｗ〜２００Ｗ、イオンのトータル加
速電圧は１０ｋＶ〜６０ｋＶ、イオン電流密度は５μＡ
／ｃｍ2〜２０μＡ／ｃｍ2、全イオン注入量は２×１０
14個／ｃｍ2〜５×１０16個／ｃｍ2とした。このような
イオン注入装置を用いた場合、不純物イオンと同時に水
素イオンを注入することになり、不純物イオンより多い
水素を半導体膜中に注入してしまう。上記のような注入
条件の場合、注入された膜中の水素量は１０19個／ｃｍ
3〜１０21個／ｃｍ3程度と多くなり、この後に脱水素処
理を行って水素量を減少させることが特に重要になる。
【００３３】次に、図２（ｉ）に示すように、脱水素処
理を行う。Ｎ2雰囲気中で３００℃〜５００℃の熱アニ
ールを行い、多結晶シリコン半導体膜３やその他、ゲー
ト絶縁膜４、ゲート電極５等に含まれる水素を抜く。３
００℃以上の温度で水素が抜けるが、５００℃以上の温
度になると水素が急激に抜けるためデバイスに悪影響を
及ぼすので、３００℃〜５００℃の温度で脱水素処理を
行った。ただし、３００℃未満では水素が抜ける量が少
なく、処理に時間かかるので、好ましくは３５０℃以上
の温度で処理する。また、水素を抜くときにできるだけ
デバイスに悪影響を及ぼさずに、十分に脱水素する方が
良いので、４５０℃以下の温度で処理することが好まし
い。例えば、ここでは４００℃で１時間の処理を行っ
た。また、脱水素処理によって、多結晶シリコン半導体
膜３中の水素量を５×１０19個／ｃｍ3以下、特に好ま
しくは５×１０18個／ｃｍ3以下にすることが重要であ
る。後述する図４に示すようなドレイン電流ＩDとゲー
ト電圧ＶGの関係から、逆バイアス側のリーク電流（Ｖ
DS＝１４Ｖ，ＶG＝−１０Ｖのときのドレイン電流Ｉ
D値）と多結晶シリコン半導体膜中の残留水素量を評価
した。水素量はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ
Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：二次イオン質
量分析）によって評価した。その結果、多結晶シリコン
半導体膜中の水素量が５×１０19個／ｃｍ3を越えてい
ると、従来の特性（図１０参照）とほとんど差がなかっ
たが、５×１０19個／ｃｍ3以下にするとトランジスタ
数の９５％以上で図４に示すような特性が得られた。し
かし、一部のトランジスタにおいてＶG＝−１０Ｖ付近
からリーク電流の上昇が見られた。また、水素量を５×
１０18個／ｃｍ3以下にすると、評価したトランジスタ
全てにおいてリーク電流３ｐＡ以下の良好なトランジス
タ特性が得られた。半導体膜中の水素量を５×１０19個
／ｃｍ3以下にしたとき、逆バイアス電圧を低く抑え
て、例えばＶG＝−５Ｖ程度で使用すれば、特に問題が
ないので水素量は５×１０19個／ｃｍ3以下にすること
が必要であることがわかった。更には、特に水素量を５
×１０18個／ｃｍ3以下にしたほうが、特性マージンも
大きくなり安定して良好なトランジスタが作製できるこ
とがわかった。よって、好ましくは水素量を５×１０18
個／ｃｍ3以下にするほうがよい。
理を行う。Ｎ2雰囲気中で３００℃〜５００℃の熱アニ
ールを行い、多結晶シリコン半導体膜３やその他、ゲー
ト絶縁膜４、ゲート電極５等に含まれる水素を抜く。３
００℃以上の温度で水素が抜けるが、５００℃以上の温
度になると水素が急激に抜けるためデバイスに悪影響を
及ぼすので、３００℃〜５００℃の温度で脱水素処理を
行った。ただし、３００℃未満では水素が抜ける量が少
なく、処理に時間かかるので、好ましくは３５０℃以上
の温度で処理する。また、水素を抜くときにできるだけ
デバイスに悪影響を及ぼさずに、十分に脱水素する方が
良いので、４５０℃以下の温度で処理することが好まし
い。例えば、ここでは４００℃で１時間の処理を行っ
た。また、脱水素処理によって、多結晶シリコン半導体
膜３中の水素量を５×１０19個／ｃｍ3以下、特に好ま
しくは５×１０18個／ｃｍ3以下にすることが重要であ
る。後述する図４に示すようなドレイン電流ＩDとゲー
ト電圧ＶGの関係から、逆バイアス側のリーク電流（Ｖ
DS＝１４Ｖ，ＶG＝−１０Ｖのときのドレイン電流Ｉ
D値）と多結晶シリコン半導体膜中の残留水素量を評価
した。水素量はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ
Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：二次イオン質
量分析）によって評価した。その結果、多結晶シリコン
半導体膜中の水素量が５×１０19個／ｃｍ3を越えてい
ると、従来の特性（図１０参照）とほとんど差がなかっ
たが、５×１０19個／ｃｍ3以下にするとトランジスタ
数の９５％以上で図４に示すような特性が得られた。し
かし、一部のトランジスタにおいてＶG＝−１０Ｖ付近
からリーク電流の上昇が見られた。また、水素量を５×
１０18個／ｃｍ3以下にすると、評価したトランジスタ
全てにおいてリーク電流３ｐＡ以下の良好なトランジス
タ特性が得られた。半導体膜中の水素量を５×１０19個
／ｃｍ3以下にしたとき、逆バイアス電圧を低く抑え
て、例えばＶG＝−５Ｖ程度で使用すれば、特に問題が
ないので水素量は５×１０19個／ｃｍ3以下にすること
が必要であることがわかった。更には、特に水素量を５
×１０18個／ｃｍ3以下にしたほうが、特性マージンも
大きくなり安定して良好なトランジスタが作製できるこ
とがわかった。よって、好ましくは水素量を５×１０18
個／ｃｍ3以下にするほうがよい。
【００３４】また、この脱水素処理をレーザ照射によっ
て行ってもよい。例えば、ソース／ドレイン部に注入し
た不純物イオンを活性化するためのレーザ照射よりも低
いエネルギー密度のレーザ照射によって行うことができ
る。
て行ってもよい。例えば、ソース／ドレイン部に注入し
た不純物イオンを活性化するためのレーザ照射よりも低
いエネルギー密度のレーザ照射によって行うことができ
る。
【００３５】次に、図２（ｊ）に示すように、ソース／
ドレイン部に注入した不純物イオンを活性化するための
レーザ照射８を行う。特に、短波長のパルスレーザを用
いれば下地の基板にダメージを与えることなく半導体膜
を効率良くアニールすることができ、例えば、ＸｅＣｌ
（波長３０８ｎｍ）、ＫｒＦ（２４８ｎｍ）、ＡｒＦ
（１９３ｎｍ）等のエキシマレーザを用いることができ
る。しかし、通常、レーザ照射によって不純物の活性化
を行うとレーザ照射された半導体膜表面は６００℃以上
になり、またシリコン半導体の場合には表面が熔融する
こともあり、１０００℃以上に急激に温度上昇する。こ
のとき、半導体膜中に水素が含まれていると急激に水素
が移動し、場合によっては突沸するように膜から飛び出
すので、半導体の結晶性を損なってしまう。このように
高温に急激に温度上昇する活性化アニールを行う場合に
は、特に前工程の脱水素処理が重要になる。また、ここ
ではレーザ照射による不純物の活性化を示したが、炉ア
ニール等の熱処理によって活性化を行ってもよいことは
言うまでもない。
ドレイン部に注入した不純物イオンを活性化するための
レーザ照射８を行う。特に、短波長のパルスレーザを用
いれば下地の基板にダメージを与えることなく半導体膜
を効率良くアニールすることができ、例えば、ＸｅＣｌ
（波長３０８ｎｍ）、ＫｒＦ（２４８ｎｍ）、ＡｒＦ
（１９３ｎｍ）等のエキシマレーザを用いることができ
る。しかし、通常、レーザ照射によって不純物の活性化
を行うとレーザ照射された半導体膜表面は６００℃以上
になり、またシリコン半導体の場合には表面が熔融する
こともあり、１０００℃以上に急激に温度上昇する。こ
のとき、半導体膜中に水素が含まれていると急激に水素
が移動し、場合によっては突沸するように膜から飛び出
すので、半導体の結晶性を損なってしまう。このように
高温に急激に温度上昇する活性化アニールを行う場合に
は、特に前工程の脱水素処理が重要になる。また、ここ
ではレーザ照射による不純物の活性化を示したが、炉ア
ニール等の熱処理によって活性化を行ってもよいことは
言うまでもない。
【００３６】次に、図２（ｋ）に示すように、層間絶縁
膜９を成膜する。ここでは、層間絶縁膜９は段差被覆性
の良好な常圧ＣＶＤ法によるＳｉＯ2膜、またはＴＥＯ
Ｓガスを用いた常圧ＣＶＤ法やプラズマＣＶＤ法による
ＳｉＯ2膜を膜厚３００ｎｍ〜５００ｎｍで成膜した。
または、プラズマＣＶＤ法により２００℃〜２５０℃で
窒化シリコン膜を形成してもよい。
膜９を成膜する。ここでは、層間絶縁膜９は段差被覆性
の良好な常圧ＣＶＤ法によるＳｉＯ2膜、またはＴＥＯ
Ｓガスを用いた常圧ＣＶＤ法やプラズマＣＶＤ法による
ＳｉＯ2膜を膜厚３００ｎｍ〜５００ｎｍで成膜した。
または、プラズマＣＶＤ法により２００℃〜２５０℃で
窒化シリコン膜を形成してもよい。
【００３７】次に、図２（１）に示すように、コンタク
トホールを形成し、図２（ｍ）に示すように引き出し電
極１０を、スパッタ法により成膜した後、パターニング
して形成する。以上のようにして、薄膜トランジスタを
作製した。
トホールを形成し、図２（ｍ）に示すように引き出し電
極１０を、スパッタ法により成膜した後、パターニング
して形成する。以上のようにして、薄膜トランジスタを
作製した。
【００３８】このように、ゲート電極５をマスクにして
自己整合的に低抵抗なソース／ドレイン部を作製するこ
とができるので、ソース／ドレイン部の寄生抵抗による
オン電流の低下を最小限に抑えることができる。また、
ゲート電極５が陽極酸化された陽極酸化膜６で被覆され
ていることにより、ソース／ドレイン部上のシリサイド
とゲート電極５とが短絡することを防ぐことができる。
また、通常、最終工程までのアニール工程やイオン注入
工程によって、Ａｌ系のメタルはヒロックと呼ばれる突
起が発生して層間絶縁膜を突き抜け、上部配線との短絡
またはリーク電流の増大等の問題があるが、陽極酸化さ
れた陽極酸化膜で被覆された構造とすることにより、陽
極酸化膜がＡ１からヒロックが成長することを抑え、Ａ
１の問題点であるヒロックの発生を抑制することができ
る。更に、ゲート電極にＡ１を含む金属を用いると、低
抵抗なゲー卜およびバスラインを形成することができ
る。液晶ディスプレイに適用する場合、ＣＲ時定数によ
る遅延を小さくするため、ゲート電極およびバスライン
は低抵抗材料を用いることが好ましく、低抵抗材料であ
るＡ１系の材料が使用できれば非常に有利である。
自己整合的に低抵抗なソース／ドレイン部を作製するこ
とができるので、ソース／ドレイン部の寄生抵抗による
オン電流の低下を最小限に抑えることができる。また、
ゲート電極５が陽極酸化された陽極酸化膜６で被覆され
ていることにより、ソース／ドレイン部上のシリサイド
とゲート電極５とが短絡することを防ぐことができる。
また、通常、最終工程までのアニール工程やイオン注入
工程によって、Ａｌ系のメタルはヒロックと呼ばれる突
起が発生して層間絶縁膜を突き抜け、上部配線との短絡
またはリーク電流の増大等の問題があるが、陽極酸化さ
れた陽極酸化膜で被覆された構造とすることにより、陽
極酸化膜がＡ１からヒロックが成長することを抑え、Ａ
１の問題点であるヒロックの発生を抑制することができ
る。更に、ゲート電極にＡ１を含む金属を用いると、低
抵抗なゲー卜およびバスラインを形成することができ
る。液晶ディスプレイに適用する場合、ＣＲ時定数によ
る遅延を小さくするため、ゲート電極およびバスライン
は低抵抗材料を用いることが好ましく、低抵抗材料であ
るＡ１系の材料が使用できれば非常に有利である。
【００３９】このようにして作製したＮ型薄膜トランジ
スタのドレイン電流ＩDとゲート電圧ＶGの関係を図４に
示す。トランジスタサイズはＬ／Ｗ＝８／８μｍ、ソー
ス／ドレイン間電圧ＶDSが１Ｖのときの特性と１４Ｖの
ときの特性を示している。ＶDSが大きくなる（ＶDS＝１
４Ｖのとき）とドレイン端にかかる電界が大きくなるた
め、多結晶シリコン膜中の欠陥を介して、ドレイン部の
接合リークが起こり、逆バイアス（ＶG＜０）側でリー
ク電流（ＩD）が大きくはなるが、図１０に示した従来
の特性に比べると非常に小さく抑えられていることがわ
かる。これは活性化前の脱水素処理によって水素を抜い
ているので、活性化時の水素の急激な移動を防ぎ良好な
ソース／ドレイン部の形成ができるので接合特性が良好
になっているからと考えられる。このように接合特性が
良好であるので、良好なスイッチングデバイスを作製す
ることができる。したがって、アクティブマトリックス
型液晶ディスプレイの絵素部のＴＦＴとして使うことが
できる。
スタのドレイン電流ＩDとゲート電圧ＶGの関係を図４に
示す。トランジスタサイズはＬ／Ｗ＝８／８μｍ、ソー
ス／ドレイン間電圧ＶDSが１Ｖのときの特性と１４Ｖの
ときの特性を示している。ＶDSが大きくなる（ＶDS＝１
４Ｖのとき）とドレイン端にかかる電界が大きくなるた
め、多結晶シリコン膜中の欠陥を介して、ドレイン部の
接合リークが起こり、逆バイアス（ＶG＜０）側でリー
ク電流（ＩD）が大きくはなるが、図１０に示した従来
の特性に比べると非常に小さく抑えられていることがわ
かる。これは活性化前の脱水素処理によって水素を抜い
ているので、活性化時の水素の急激な移動を防ぎ良好な
ソース／ドレイン部の形成ができるので接合特性が良好
になっているからと考えられる。このように接合特性が
良好であるので、良好なスイッチングデバイスを作製す
ることができる。したがって、アクティブマトリックス
型液晶ディスプレイの絵素部のＴＦＴとして使うことが
できる。
【００４０】＜実施例２＞以下、図面を参照して、本発
明の半導体装置の製造方法の一実施例である薄膜トラン
ジスタの製造方法を詳細に説明する。
明の半導体装置の製造方法の一実施例である薄膜トラン
ジスタの製造方法を詳細に説明する。
【００４１】図５（ａ）〜（ｇ）および図６（ｈ）〜
（ｋ）は本実施例の薄膜トランジスタの製造工程を示す
断面図である。図５（ａ）における１１は絶縁性基板で
あり、絶縁性基板１１にガラス基板を用いた場合は基板
中に含まれる不純物による悪影響を防止するために、Ｓ
ｉＯ2膜やＳｉＮX膜等の絶縁膜からなるコーティング膜
を被覆することが好ましい。例えば、コーティング膜の
膜厚は１００ｎｍ〜５００ｎｍとした。常圧ＣＶＤ法に
より４３０℃でＳｉＨ4ガスとＯ2ガスとを用いて成膜し
たＳｉＯ2膜や、スパッタ法や減圧ＣＶＤ法、およびプ
ラズマＣＶＤ法、リモートプラズマＣＶＤ法のいずれか
による膜厚１００ｎｍ〜５００ｎｍのＳｉＯ2膜を用い
ることができる。また、ＳｉＮX、Ａｌ2Ｏ3、Ｔａ2Ｏ5
またはこれらを組み合わせた材料をを用いても良いこと
は言うまでもない。
（ｋ）は本実施例の薄膜トランジスタの製造工程を示す
断面図である。図５（ａ）における１１は絶縁性基板で
あり、絶縁性基板１１にガラス基板を用いた場合は基板
中に含まれる不純物による悪影響を防止するために、Ｓ
ｉＯ2膜やＳｉＮX膜等の絶縁膜からなるコーティング膜
を被覆することが好ましい。例えば、コーティング膜の
膜厚は１００ｎｍ〜５００ｎｍとした。常圧ＣＶＤ法に
より４３０℃でＳｉＨ4ガスとＯ2ガスとを用いて成膜し
たＳｉＯ2膜や、スパッタ法や減圧ＣＶＤ法、およびプ
ラズマＣＶＤ法、リモートプラズマＣＶＤ法のいずれか
による膜厚１００ｎｍ〜５００ｎｍのＳｉＯ2膜を用い
ることができる。また、ＳｉＮX、Ａｌ2Ｏ3、Ｔａ2Ｏ5
またはこれらを組み合わせた材料をを用いても良いこと
は言うまでもない。
【００４２】まず、図５（ａ）に示すように、この絶縁
性基板１１の上に非晶質シリコン半導体膜１２を成膜す
る。膜厚は３０ｎｍ〜１５０ｎｍとする。プラズマＣＶ
Ｄ法によりＳｉＨ4ガスとＨ2ガスとを用いて、基板温度
２００℃〜３００℃で成膜するか、または減圧ＣＶＤ法
により基板温度４００℃〜５７０℃で成膜することがで
きる。半導体膜１２としては、ＳｉやＳｉＧｅ、または
リンやボロンを含むシリコン半導体を用いることがで
き、非晶質に限らず微結晶や多結晶半導体を成膜しても
かまわない。
性基板１１の上に非晶質シリコン半導体膜１２を成膜す
る。膜厚は３０ｎｍ〜１５０ｎｍとする。プラズマＣＶ
Ｄ法によりＳｉＨ4ガスとＨ2ガスとを用いて、基板温度
２００℃〜３００℃で成膜するか、または減圧ＣＶＤ法
により基板温度４００℃〜５７０℃で成膜することがで
きる。半導体膜１２としては、ＳｉやＳｉＧｅ、または
リンやボロンを含むシリコン半導体を用いることがで
き、非晶質に限らず微結晶や多結晶半導体を成膜しても
かまわない。
【００４３】次に、図５（ｂ）に示すように、非晶質シ
リコン半導体膜１２をアニールして多結晶化して多結晶
シリコン半導体膜１３を形成する。アニール法には炉ア
ニール法、レーザアニール法、ランプアニール法等の方
法があり、そのうちの一つの方法またはそれらの２以上
を組み合わせることによってアニールする。例えば、炉
アニール法ではＮ2ガス中５５０℃〜６００℃で１２時
間〜２４時間のアニールを行って多結晶化することがで
きる。また、レーザアニール法では、特に短波長のパル
スレーザを用いれば下地の基板にダメージを与えること
なく半導体膜を効率良くアニーすることができ、例え
ば、ＸｅＣ１（波長３０８ｎｍ）、ＫｒＦ（２４８ｎ
ｍ）、ＡｒＦ（１９３ｎｍ）等のエキシマレーザを用い
ることができる。通常、このように非晶質シリコンをア
ニールして多結晶シリコン膜にした方が、直接多結晶シ
リコン膜を成膜するよりも結晶粒径が大きくなり良い特
性の多結晶シリコン膜が得られる。
リコン半導体膜１２をアニールして多結晶化して多結晶
シリコン半導体膜１３を形成する。アニール法には炉ア
ニール法、レーザアニール法、ランプアニール法等の方
法があり、そのうちの一つの方法またはそれらの２以上
を組み合わせることによってアニールする。例えば、炉
アニール法ではＮ2ガス中５５０℃〜６００℃で１２時
間〜２４時間のアニールを行って多結晶化することがで
きる。また、レーザアニール法では、特に短波長のパル
スレーザを用いれば下地の基板にダメージを与えること
なく半導体膜を効率良くアニーすることができ、例え
ば、ＸｅＣ１（波長３０８ｎｍ）、ＫｒＦ（２４８ｎ
ｍ）、ＡｒＦ（１９３ｎｍ）等のエキシマレーザを用い
ることができる。通常、このように非晶質シリコンをア
ニールして多結晶シリコン膜にした方が、直接多結晶シ
リコン膜を成膜するよりも結晶粒径が大きくなり良い特
性の多結晶シリコン膜が得られる。
【００４４】次に、図５（ｃ）に示すように、このよう
にして作製した多結晶シリコン半導体膜１３をエッチン
グによりパターニングして島状の多結晶シリコン半導体
膜１３を形成する。その後、図５（ｄ）に示すように、
膜厚５０ｎｍ〜１５０ｎｍのゲート絶縁膜１４を成膜す
る。ゲート絶縁膜１４は常圧ＣＶＤ法により４３０℃で
ＳｉＨ4ガスとＯ2ガスとを用いて成膜したＳｉＯ2膜を
用いた。ここでは常圧ＣＶＤ法を用いたが、スパッタ
法、減圧ＣＶＤ法、プラズマＣＶＤ法、およびリモート
プラズマＣＶＤ法のいずれかによる膜厚５０ｎｍ〜１５
０ｎｍのＳｉＯ2膜を用いても良いことは言うまでもな
い。段差被覆性の良好なＴＥＯＳガスを用いた常圧ＣＶ
Ｄ法やプラズマＣＶＤ法によるＳｉＯ2膜を用いてもよ
い。続いて、ゲート絶縁膜４の膜質を改善するために、
Ｎ2雰囲気中６００℃で１２ｈのアニールを行った。こ
こではゲート絶縁膜１４にＳｉＯ2を用いたが、ＳｉＮ
x、Ａ１2Ｏ3、Ｔａ2Ｏ5またはこれらを組み合わせた材
料を用いても良いことは言うまでもない。
にして作製した多結晶シリコン半導体膜１３をエッチン
グによりパターニングして島状の多結晶シリコン半導体
膜１３を形成する。その後、図５（ｄ）に示すように、
膜厚５０ｎｍ〜１５０ｎｍのゲート絶縁膜１４を成膜す
る。ゲート絶縁膜１４は常圧ＣＶＤ法により４３０℃で
ＳｉＨ4ガスとＯ2ガスとを用いて成膜したＳｉＯ2膜を
用いた。ここでは常圧ＣＶＤ法を用いたが、スパッタ
法、減圧ＣＶＤ法、プラズマＣＶＤ法、およびリモート
プラズマＣＶＤ法のいずれかによる膜厚５０ｎｍ〜１５
０ｎｍのＳｉＯ2膜を用いても良いことは言うまでもな
い。段差被覆性の良好なＴＥＯＳガスを用いた常圧ＣＶ
Ｄ法やプラズマＣＶＤ法によるＳｉＯ2膜を用いてもよ
い。続いて、ゲート絶縁膜４の膜質を改善するために、
Ｎ2雰囲気中６００℃で１２ｈのアニールを行った。こ
こではゲート絶縁膜１４にＳｉＯ2を用いたが、ＳｉＮ
x、Ａ１2Ｏ3、Ｔａ2Ｏ5またはこれらを組み合わせた材
料を用いても良いことは言うまでもない。
【００４５】次に、図５（ｅ）に示すように、膜厚２０
０ｎｍ〜５００ｎｍのゲート電極１５を形成する。この
ゲート電極１５は、減圧ＣＶＤ法による多結晶シリコン
膜や非晶質シリコン膜、またはプラズマＣＶＤ法による
非晶質シリコン膜や微結晶シリコン膜によって形成す
る。また、材料としてＴａまたはＡ１、Ａ１Ｓｉ、Ａ１
Ｔｉ、ＡｌＳ等のＡ１を含む金属を用いてスパッタ法に
より形成することもできる。特に、Ａ１を含む金属を用
いるのが低抵抗電極配線を形成できるので好ましい。
０ｎｍ〜５００ｎｍのゲート電極１５を形成する。この
ゲート電極１５は、減圧ＣＶＤ法による多結晶シリコン
膜や非晶質シリコン膜、またはプラズマＣＶＤ法による
非晶質シリコン膜や微結晶シリコン膜によって形成す
る。また、材料としてＴａまたはＡ１、Ａ１Ｓｉ、Ａ１
Ｔｉ、ＡｌＳ等のＡ１を含む金属を用いてスパッタ法に
より形成することもできる。特に、Ａ１を含む金属を用
いるのが低抵抗電極配線を形成できるので好ましい。
【００４６】次に、図５（ｆ）に示すように、不純物イ
オン１７の注入を行う。Ｎ型にするにはリンやヒ素を、
Ｐ型にするにはボロンを注入する。このようにして不純
物の注入されたソース部シリコン半導体１３ｓと、不純
物の注入されたドレイン部シリコン半導体１３Dとを形
成する。大型基板用には図３に示したようなイオン注入
装置を用いることもできる。
オン１７の注入を行う。Ｎ型にするにはリンやヒ素を、
Ｐ型にするにはボロンを注入する。このようにして不純
物の注入されたソース部シリコン半導体１３ｓと、不純
物の注入されたドレイン部シリコン半導体１３Dとを形
成する。大型基板用には図３に示したようなイオン注入
装置を用いることもできる。
【００４７】次に、図５（ｇ）に示すように、脱水素処
理を行う。Ｎ2雰囲気中で３００℃〜５００℃の熱アニ
ールを行い、多結晶シリコン半導体膜やその他、ゲート
絶縁膜１４、ゲート電極１５等に含まれる水素を抜く。
３００℃以上の温度で水素が抜けるが、５００℃以上の
温度になると水素が急激に抜けてデバイスに悪影響を及
ぼすので、３００℃〜５００℃の温度で脱水素処理を行
った。ただし、３００℃程度では水素が抜ける量が少な
く処理に時間がかかるので、好ましくは３５０℃以上の
温度で処理する。また、水素を抜くときにできるだけデ
バイスに悪影響を及ぼさずに、十分に脱水素する方が良
いので、４５０℃以下の温度で処理することが好まし
い。例えば、ここでは４００℃で１時間の処理を行っ
た。
理を行う。Ｎ2雰囲気中で３００℃〜５００℃の熱アニ
ールを行い、多結晶シリコン半導体膜やその他、ゲート
絶縁膜１４、ゲート電極１５等に含まれる水素を抜く。
３００℃以上の温度で水素が抜けるが、５００℃以上の
温度になると水素が急激に抜けてデバイスに悪影響を及
ぼすので、３００℃〜５００℃の温度で脱水素処理を行
った。ただし、３００℃程度では水素が抜ける量が少な
く処理に時間がかかるので、好ましくは３５０℃以上の
温度で処理する。また、水素を抜くときにできるだけデ
バイスに悪影響を及ぼさずに、十分に脱水素する方が良
いので、４５０℃以下の温度で処理することが好まし
い。例えば、ここでは４００℃で１時間の処理を行っ
た。
【００４８】この脱水素処理をレーザ照射によって行っ
てもよい。例えば、ソース／ドレイン部に注入した不純
物イオンを活性化するためのレーザ照射よりも低いエネ
ルギー密度のレーザ照射によって行うことができる。
てもよい。例えば、ソース／ドレイン部に注入した不純
物イオンを活性化するためのレーザ照射よりも低いエネ
ルギー密度のレーザ照射によって行うことができる。
【００４９】次に、図６（ｈ）に示すように、ソース／
ドレイン部に注入した不純物イオンを活性化するための
レーザ照射１８を行う。特に短波長のパルスレーザを用
いれば下地の基板にダメージを与えることなく半導体膜
を効率良くアニールすることができ、例えば、ＸｅＣ１
（波長３０８ｎｍ）、ＫｒＦ（２４８ｎｍ）、ＡｒＦ
（１９３ｎｍ）等のエキシマレーザを用いることができ
る。
ドレイン部に注入した不純物イオンを活性化するための
レーザ照射１８を行う。特に短波長のパルスレーザを用
いれば下地の基板にダメージを与えることなく半導体膜
を効率良くアニールすることができ、例えば、ＸｅＣ１
（波長３０８ｎｍ）、ＫｒＦ（２４８ｎｍ）、ＡｒＦ
（１９３ｎｍ）等のエキシマレーザを用いることができ
る。
【００５０】次に、図６（ｉ）に示すように、層間絶縁
膜ｌ９を成膜する。ここで、層間絶縁膜１９は段差被覆
性の良好な常圧ＣＶＤ法によるＳｉＯ2膜、またはＴＥ
ＯＳガスを用いた常圧ＣＶＤ法やプラズマＣＶＤ法によ
るＳｉＯ2膜を膜厚３００ｎｍ〜５００ｎｍで成膜し
た。または、プラズマＣＶＤ法により２００℃〜２５０
℃で窒化シリコン膜を成膜してもよい。
膜ｌ９を成膜する。ここで、層間絶縁膜１９は段差被覆
性の良好な常圧ＣＶＤ法によるＳｉＯ2膜、またはＴＥ
ＯＳガスを用いた常圧ＣＶＤ法やプラズマＣＶＤ法によ
るＳｉＯ2膜を膜厚３００ｎｍ〜５００ｎｍで成膜し
た。または、プラズマＣＶＤ法により２００℃〜２５０
℃で窒化シリコン膜を成膜してもよい。
【００５１】次に、図６（ｊ）に示すように、コンタク
トホールを形成し、図６（ｋ）に示すように引き出し電
極２０をスパッタ法により成膜した後、パターニングし
て形成する。以上のようにして、薄膜トランジスタを作
製した。
トホールを形成し、図６（ｋ）に示すように引き出し電
極２０をスパッタ法により成膜した後、パターニングし
て形成する。以上のようにして、薄膜トランジスタを作
製した。
【００５２】このように、ゲート電極をマスクにして自
己整合で低抵抗なソース／ドレイン部を作製することが
できるので、ソース／ドレイン部の寄生抵抗によるオン
電流の低下を最小限に抑えることができる。
己整合で低抵抗なソース／ドレイン部を作製することが
できるので、ソース／ドレイン部の寄生抵抗によるオン
電流の低下を最小限に抑えることができる。
【００５３】＜実施例３＞この実施例は、本発明の薄膜
トランジスタ（ＴＦＴ）を絵素部に用いた液晶表示装置
を製造する場合である。
トランジスタ（ＴＦＴ）を絵素部に用いた液晶表示装置
を製造する場合である。
【００５４】図７は本実施例に係る液晶表示装置の製造
方法を適用した液晶表示装置の構成図であり、図８はそ
のディスプレイ部の斜視図であり、図９はディスプレイ
部の断面図である。この液晶表示装置は、図７に示すよ
うに、ディスプレイ部１００１にゲート線１００４およ
びデータ線１００５が互いに交差して形成され、各交差
部近傍にはＴＦＴ１００６が液晶部１００７および補助
容量１００８に接して形成されている。ディスプレイ部
１００１の周辺にはゲート線駆動回路１００２およびデ
ータ線駆動回路１００３が設けられ、各々はゲート線１
００４およびデータ線１００５によりＴＦＴ１００６と
接続されている。
方法を適用した液晶表示装置の構成図であり、図８はそ
のディスプレイ部の斜視図であり、図９はディスプレイ
部の断面図である。この液晶表示装置は、図７に示すよ
うに、ディスプレイ部１００１にゲート線１００４およ
びデータ線１００５が互いに交差して形成され、各交差
部近傍にはＴＦＴ１００６が液晶部１００７および補助
容量１００８に接して形成されている。ディスプレイ部
１００１の周辺にはゲート線駆動回路１００２およびデ
ータ線駆動回路１００３が設けられ、各々はゲート線１
００４およびデータ線１００５によりＴＦＴ１００６と
接続されている。
【００５５】図８に示すように、ＴＦＴ１００６、走査
線１００４、データ線１００５および画素電極２００７
は基板２００１上に形成されており、ＴＦＴ１００６の
ゲート電極がゲート線１００４と接続され、ソース部が
データ線１００５と接続され、ドレイン部がコンタクト
用バッファ金属３００９を介して画素電極２００７と接
続されている。この基板２００１には、さらに液晶配向
膜３０１２が形成されている。かかる基板２００１は、
共通電極２００８、カラーフィルター２００９および第
２の液晶配向膜３０１５が形成された対向基板２００２
と対向配設されている。両基板２００１、２００２の間
隙には液晶層２００３が設けられて液晶パネルとなって
おり、画素電極２００７と共通電極２００８との対向部
分（液晶部１００７）が各絵素となっている。
線１００４、データ線１００５および画素電極２００７
は基板２００１上に形成されており、ＴＦＴ１００６の
ゲート電極がゲート線１００４と接続され、ソース部が
データ線１００５と接続され、ドレイン部がコンタクト
用バッファ金属３００９を介して画素電極２００７と接
続されている。この基板２００１には、さらに液晶配向
膜３０１２が形成されている。かかる基板２００１は、
共通電極２００８、カラーフィルター２００９および第
２の液晶配向膜３０１５が形成された対向基板２００２
と対向配設されている。両基板２００１、２００２の間
隙には液晶層２００３が設けられて液晶パネルとなって
おり、画素電極２００７と共通電極２００８との対向部
分（液晶部１００７）が各絵素となっている。
【００５６】液晶パネルの両外側には偏光板２０１０、
２０１１が設けられ、基板２００１側から白色光２０１
２が照射されて透過光が表示される。ＴＦＴ１００６
は、基板２００１上にソース部３S、ドレイン部３D、チ
ャネル部３Cを有する半導体層が形成され、その上にゲ
ート絶縁膜４を介してゲート電極５が形成されている。
ゲート電極５の上には層間絶縁膜３００６が形成され、
その上にデータ線１００５が形成されている。データ線
１００５は層間絶縁膜３００６に設けられたコンタクト
ホールを通ってソース部３Sに接続されている。
２０１１が設けられ、基板２００１側から白色光２０１
２が照射されて透過光が表示される。ＴＦＴ１００６
は、基板２００１上にソース部３S、ドレイン部３D、チ
ャネル部３Cを有する半導体層が形成され、その上にゲ
ート絶縁膜４を介してゲート電極５が形成されている。
ゲート電極５の上には層間絶縁膜３００６が形成され、
その上にデータ線１００５が形成されている。データ線
１００５は層間絶縁膜３００６に設けられたコンタクト
ホールを通ってソース部３Sに接続されている。
【００５７】データ線１００５および補助容量用線１０
０５の上には第２の層間絶縁膜３００８が設けられ、そ
の上にコンタクト用バッファ金属層３００９および画素
電極２００７が設けられている。画素電極２００７は層
間絶縁膜３００６および第２の層間絶縁膜３００８に設
けられたコンタクトホールを通り、コンタクト用バッフ
ァ金属層３００９を間に介してドレイン部３Dに接続さ
れている。また、補助容量用線１００５と第２の層間絶
縁膜３００６と画素電極２００７の重畳部分は補助容量
部１００８となっている。さらに、その上に保護膜３０
１１および液晶配向膜３０１２が形成されている。
０５の上には第２の層間絶縁膜３００８が設けられ、そ
の上にコンタクト用バッファ金属層３００９および画素
電極２００７が設けられている。画素電極２００７は層
間絶縁膜３００６および第２の層間絶縁膜３００８に設
けられたコンタクトホールを通り、コンタクト用バッフ
ァ金属層３００９を間に介してドレイン部３Dに接続さ
れている。また、補助容量用線１００５と第２の層間絶
縁膜３００６と画素電極２００７の重畳部分は補助容量
部１００８となっている。さらに、その上に保護膜３０
１１および液晶配向膜３０１２が形成されている。
【００５８】ＴＦＴ１００６のソース／ドレイン部３S
／３Dは実施例１、２で説明したように、接合特性が良
好であるので、逆バイアス時のリーグ電流を小さくする
ことができ、表示品位の高い液晶表示装置とすることが
できる。
／３Dは実施例１、２で説明したように、接合特性が良
好であるので、逆バイアス時のリーグ電流を小さくする
ことができ、表示品位の高い液晶表示装置とすることが
できる。
【００５９】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法では、シリコンを含む半導体膜に導入した
不純物元素を活性化する前に脱水素処理を行うので、不
純物活性化時に水素が存在するために起こる悪影響をな
くし、良好な不純物導入領域を作製することができる。
これにより接合特性も向上し、逆バイアス時のリーク電
流を抑えることができる。また、活性化をレーザ照射に
よって行うと非常に好ましいく、特に短波長のパルスレ
ーザを用いれば下地の基板にダメージを与えることなく
半導体膜を効率良くアニールすることができる。
置の製造方法では、シリコンを含む半導体膜に導入した
不純物元素を活性化する前に脱水素処理を行うので、不
純物活性化時に水素が存在するために起こる悪影響をな
くし、良好な不純物導入領域を作製することができる。
これにより接合特性も向上し、逆バイアス時のリーク電
流を抑えることができる。また、活性化をレーザ照射に
よって行うと非常に好ましいく、特に短波長のパルスレ
ーザを用いれば下地の基板にダメージを与えることなく
半導体膜を効率良くアニールすることができる。
【００６０】また、本発明の半導体装置の製造方法にお
いて、前記脱水素処理は３００℃〜５００℃の熱処理を
行うことによって、特に好ましくは３５０〜４５０℃の
熱処理を行うことによって比較的容易に処理できる。
いて、前記脱水素処理は３００℃〜５００℃の熱処理を
行うことによって、特に好ましくは３５０〜４５０℃の
熱処理を行うことによって比較的容易に処理できる。
【００６１】また、本発明の半導体装置の製造方法にお
いて、脱水素処理を活性化を行う際のレーザ照射エネル
ギー密度より小さなエネルギー密度のレーザ照射によっ
て行うことにより、活性化がほとんど起こらないような
条件でアニールでき、かつ、水素を抜くことができる。
よって、活性化と同じレーザアニール装置を用いて活性
化前に連続して容易に脱水素処理することができる。
いて、脱水素処理を活性化を行う際のレーザ照射エネル
ギー密度より小さなエネルギー密度のレーザ照射によっ
て行うことにより、活性化がほとんど起こらないような
条件でアニールでき、かつ、水素を抜くことができる。
よって、活性化と同じレーザアニール装置を用いて活性
化前に連続して容易に脱水素処理することができる。
【００６２】本発明の液晶表示装置の製造方法では、前
記半導体装置の製造方法によって作製したスイッチング
特性の優れた半導体装置を絵素部に用いることにより、
表示品位の高い液晶表示装置を製造することができる。
記半導体装置の製造方法によって作製したスイッチング
特性の優れた半導体装置を絵素部に用いることにより、
表示品位の高い液晶表示装置を製造することができる。
【図１】（ａ）〜（ｈ）は本実施例１の薄膜トランジス
タの製造工程を示す断面図。
タの製造工程を示す断面図。
【図２】（ｉ）〜（ｍ）は本実施例１の薄膜トランジス
タの製造工程を示す断面図。
タの製造工程を示す断面図。
【図３】大型基板用イオン注入装置を示す概略断面図。
【図４】本実施例１によって作製したトランジスタのド
レイン電流ＩDとゲート電圧ＶGとの関係を示すグラフ。
レイン電流ＩDとゲート電圧ＶGとの関係を示すグラフ。
【図５】（ａ）〜（ｇ）は本実施例２の薄膜トランジス
タの製造工程を示す断面図。
タの製造工程を示す断面図。
【図６】（ｈ）〜（ｋ）は本実施例２の薄膜トランジス
タの製造工程を示す断面図。
タの製造工程を示す断面図。
【図７】本発明の液晶表示装置の製造方法を適用した液
晶表示装置の構成図。
晶表示装置の構成図。
【図８】図７の液晶表示装置のディスプレイ部を示す斜
視図。
視図。
【図９】図７の液晶表示装置のディスプレイ部を示す断
面図。
面図。
【図１０】従来法によって作製したトランジスタのドレ
イン電流ＩDとゲート電圧ＶGとの関係を示すグラフ。
イン電流ＩDとゲート電圧ＶGとの関係を示すグラフ。
１ 基板 ３ 多結晶シリコン半導体膜 ５ ゲート金属膜 ７ 不純物イオン ９ 層間絶縁膜 １１ 基板 １３ 多結晶シリコン膜 １５ ゲート １７ 不純物イオン １９ 層間絶縁膜 １０１ ガス導入口 １０３ 高周波電源 １０５ 磁石 １０７ ２段目のイオン加速用電源 １０９ 多孔状の電極板 １１１ 基板ホルダ １００１ ディスプレイ部 １００３ データ線駆動回路部 １００５ データ線 １００７ 液晶部 ２００１ 基板 ２００３ 液晶層 ２００８ 共通電極 ２０１０ 偏光板 ２０１２ 白色光 ３００８ 第２の層間絶縁膜 ３０１１ 保護膜 ３０１５ 第２の液晶配向膜 ２ 非晶質シリコン腹 ４ ゲート絶縁膜 ６ 陽極酸化膜 ８ レーザ照射 １０ 引き出し電極 １２ 非晶質シリコン膜 １４ ゲート絶縁膜 １８ レーザ照射 ２０ 引き出し電極 １０２ プラズマ室を構成するチャンバー １０４ 高周波電極 １０６ １段目のイオン加速用電源 １０８ ２次電子抑制用の抑制電源 １１０ 絶縁体 １１２ 注入する基板 １００２ ゲート線駆動回路部 １００４ ゲート線 １００６ ＴＦＴ １００８ 補助容量 ２００２ 対向基板 ２００７ 画素電橿 ２００９ カラーフィルター ２０１１ 偏光板 ３００６ 層間絶縁膜 ３００９ コンタクト用バッファ金属層 ３０１２ 液晶配向膜
Claims (7)
- 【請求項１】 シリコンを含む半導体膜を形成する工程
と、 該半導体膜に不純物元素を導入する工程と、 該不純物元素の導入された半導体膜に対して脱水素処理
を行う工程と、 脱水素処理された半導体膜中の不純物元素の活性化を行
う工程とを含む半導体装置の製造方法。 - 【請求項２】 前記脱水素処理によって、前記シリコン
を含む半導体膜中の水素量を５×１０19個／ｃｍ3以下
にする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記活性化はレーザ照射によって行い、
前記脱水素処理は熱処理によって行う請求項２記載の半
導体装置の製造方法。 - 【請求項４】 前記脱水素処理は３００℃〜５００℃の
熱処理によって行う請求項３記載の半導体装置の製造方
法。 - 【請求項５】 前記活性化はレーザ照射によって行い、
前記脱水素処理もレーザ照射によって行う請求項２記載
の半導体装置の製造方法。 - 【請求項６】 前記脱水素処理のレーザ照射を、前記活
性化を行う際のレーザ照射におけるエネルギー密度より
小さなエネルギー密度で行う請求項５記載の半導体装置
の製造方法。 - 【請求項７】 請求項１〜６のいずれか一つに記載の半
導体装置の製造方法を用いて半導体装置を製造する工程
を含む液晶表示装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15824195A JPH098313A (ja) | 1995-06-23 | 1995-06-23 | 半導体装置の製造方法および液晶表示装置の製造方法 |
| US08/665,978 US5937304A (en) | 1995-06-23 | 1996-06-19 | Method for fabricating semiconductor device and method for producing liquid crystal display apparatus |
| KR1019960023499A KR100246984B1 (ko) | 1995-06-23 | 1996-06-21 | 반도체 장치의 제조 방법 및 액정표시장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15824195A JPH098313A (ja) | 1995-06-23 | 1995-06-23 | 半導体装置の製造方法および液晶表示装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098313A true JPH098313A (ja) | 1997-01-10 |
Family
ID=15667353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15824195A Pending JPH098313A (ja) | 1995-06-23 | 1995-06-23 | 半導体装置の製造方法および液晶表示装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5937304A (ja) |
| JP (1) | JPH098313A (ja) |
| KR (1) | KR100246984B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0801427A2 (en) * | 1996-04-11 | 1997-10-15 | Matsushita Electric Industrial Co., Ltd. | Field effect transistor, semiconductor storage device, method of manufacturing the same and method of driving semiconductor storage device |
| KR100560793B1 (ko) * | 2004-04-27 | 2006-03-13 | 삼성에스디아이 주식회사 | 반도체 소자 형성 방법 |
| WO2009034699A1 (ja) * | 2007-09-10 | 2009-03-19 | Panasonic Corporation | 半導体装置の製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW374196B (en) * | 1996-02-23 | 1999-11-11 | Semiconductor Energy Lab Co Ltd | Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same |
| US6499425B1 (en) * | 1999-01-22 | 2002-12-31 | Micron Technology, Inc. | Quasi-remote plasma processing method and apparatus |
| US6780687B2 (en) * | 2000-01-28 | 2004-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device having a heat absorbing layer |
| US6403905B1 (en) * | 2000-02-02 | 2002-06-11 | Advanced Micro Devices, Inc. | Reticle stocking and sorting management system |
| US6737672B2 (en) * | 2000-08-25 | 2004-05-18 | Fujitsu Limited | Semiconductor device, manufacturing method thereof, and semiconductor manufacturing apparatus |
| JP4382375B2 (ja) * | 2003-03-13 | 2009-12-09 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜トランジスタの製造方法 |
| US10020187B2 (en) * | 2012-11-26 | 2018-07-10 | Applied Materials, Inc. | Apparatus and methods for backside passivation |
| KR102216678B1 (ko) * | 2014-07-14 | 2021-02-18 | 삼성디스플레이 주식회사 | 박막트랜지스터 제조방법 |
| US9704712B1 (en) * | 2015-12-30 | 2017-07-11 | Infineon Technologies Ag | Method of making a semiconductor device formed by thermal annealing |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60105216A (ja) * | 1983-11-11 | 1985-06-10 | Seiko Instr & Electronics Ltd | 薄膜半導体装置の製造方法 |
| JP2623276B2 (ja) * | 1988-01-22 | 1997-06-25 | 株式会社日立製作所 | 薄膜半導体装置の製造方法 |
| SG108807A1 (en) * | 1989-02-14 | 2005-02-28 | Seiko Epson Corp | A semiconductor device and its manufacturing method |
| JP2731236B2 (ja) * | 1989-05-09 | 1998-03-25 | 三菱電機株式会社 | 薄膜結晶層を有する半導体装置の製造方法 |
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| JP2973492B2 (ja) * | 1990-08-22 | 1999-11-08 | ソニー株式会社 | 半導体薄膜の結晶化方法 |
| JPH04286369A (ja) * | 1991-03-15 | 1992-10-12 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| US5578520A (en) * | 1991-05-28 | 1996-11-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for annealing a semiconductor |
| US5424230A (en) * | 1992-02-19 | 1995-06-13 | Casio Computer Co., Ltd. | Method of manufacturing a polysilicon thin film transistor |
| US5366926A (en) * | 1993-06-07 | 1994-11-22 | Xerox Corporation | Low temperature process for laser dehydrogenation and crystallization of amorphous silicon |
-
1995
- 1995-06-23 JP JP15824195A patent/JPH098313A/ja active Pending
-
1996
- 1996-06-19 US US08/665,978 patent/US5937304A/en not_active Expired - Fee Related
- 1996-06-21 KR KR1019960023499A patent/KR100246984B1/ko not_active IP Right Cessation
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| EP0801427A2 (en) * | 1996-04-11 | 1997-10-15 | Matsushita Electric Industrial Co., Ltd. | Field effect transistor, semiconductor storage device, method of manufacturing the same and method of driving semiconductor storage device |
| EP0801427A3 (en) * | 1996-04-11 | 1999-05-06 | Matsushita Electric Industrial Co., Ltd. | Field effect transistor, semiconductor storage device, method of manufacturing the same and method of driving semiconductor storage device |
| KR100560793B1 (ko) * | 2004-04-27 | 2006-03-13 | 삼성에스디아이 주식회사 | 반도체 소자 형성 방법 |
| WO2009034699A1 (ja) * | 2007-09-10 | 2009-03-19 | Panasonic Corporation | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970002415A (ko) | 1997-01-24 |
| KR100246984B1 (ko) | 2000-03-15 |
| US5937304A (en) | 1999-08-10 |
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Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010821 |