KR100560793B1 - 반도체 소자 형성 방법 - Google Patents

Abstract

본 발명은 탈수소 처리된 비정질 실리콘층에 채널 형성을 위한 불순물 이온 주입 공정시 비정질 실리콘층으로 침투 확산한 수소의 제거와 상기 이온 주입 공정시 이용되는 플라즈마에 의한 비정질 실리콘층 표면의 손상을 회복시키기 위해 탈수소 공정을 다시 한번 더 실행한 후 결정화 공정을 진행하여 박막트랜지스터의 반도체층을 형성하는 반도체 소자 형성 방법에 관한 것이다.

본 발명의 반도체 소자 형성 방법은 소정의 소자가 형성된 기판상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층이 형성된 기판을 제1탈수소 처리하는 단계; 상기 제1탈수소 처리된 비정질 실리콘층에 불순물을 도핑하는 단계; 상기 불순물이 도핑된 비정질 실리콘층이 형성된 기판을 제2탈수소 처리하는 단계 및 상기 비정질 실리콘층을 결정화하는 단계를 포함하여 이루어진 반도체 소자 형성 방법에 기술적 특징이 있다.

따라서, 본 발명의 반도체 소자 형성 방법은 형성된 비정질 실리콘층에 채널을 형성하기 위한 이온 주입 공정은 수소 분위기에서 실행하는 이온 샤워 도핑에 의해 비정질 실리콘층 내부로 불순물 이온 주입 뿐만 아니라, 수소까지도 주입시키는 문제점이 있을 뿐만 아니라 플라즈마에 의해 비정질 실리콘층의 표면이 손상을 입는 문제점이 발생하는데 두 번째의 탈수소화 공정으로 이러한 문제점을 해결할 수 있는 효과가 있다.

탈수소, 반도체층, 결정화,이온샤워 이온주입

Description

반도체 소자 형성 방법{Method for fabricating semiconductor device}

도 1a 내지 도 1c는 종래의 폴리 실리콘 박막트랜지스터의 제조방법의 공정 단면도.

도 2a 내지 도 2d는 본 발명에 의한 박막트랜지스터의 반도체층을 형성하는 방법의 공정 단면도.

도 3a 내지 도 3b는 본 발명에 의해 제조된 NMOS의 특성을 나타내는 그래프.

<도면의 주요부분에 대한 부호의 설명>

21 : 기판 23 : 비정질 실리콘층

23a : 제1탈수소 처리된 비정질 실리콘층
23b : 수소를 함유한 비정질 실리콘층

23c : 다결정 또는 단결정 실리콘층 24 : 마스크

25 : 불순물 이온주입 26 : 제2탈수소 처리 공정

27 : 결정화 공정

본 발명은 반도체 소자 형성 방법에 관한 것으로, 보다 자세하게는 소정의 소자가 형성된 기판상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 제1탈수소 처리한 후, 이온 주입 공정을 진행하고, 상기 이온 주입 공정으로 비정질 실리콘층으로 침투 확산한 수소를 제거하고, 플라즈마에 의해 손상된 비정질 실리콘층의 표면을 회복시키는 제2탈수소 처리를 진행한 후, 상기 비정질 실리콘층을 결정화하여 박막트랜지스터의 반도체층을 형성하는 반도체 소자 형성 방법에 관한 것이다.

디스플레이 장치에 사용되는 박막 트랜지스터는 일반적으로 유리, 석영 등의 투명 기판에 비정질(amorphous) 실리콘을 증착시키고, 상기 비정질 실리콘층을 탈수소처리한 후, 채널을 형성하기 위한 불순물을 이온주입하고, 상기 비정질 실리콘층을 결정화하여 반도체층을 형성한다.

이때 박막트랜지스터의 소오스, 드레인 및 채널을 구성하는 반도체층은 유리등의 투명 기판 상에 화학 기상 증착(Chemical Vapor Deposition)법을 사용하여 비정질 실리콘층을 증착시켜 형성된다. 그러나 화학 기상 증착법 등의 방법에 의하여 직접 기판에 증착된 실리콘은 수소의 함유가 약 12wt%인 비정질 실리콘층이 형성됨으로 낮은 전자 이동도(electron mobility)를 가질 뿐만 아니라 이러한 낮은 전자 이동도를 가지는 비정질 실리콘층을 열처리하여 높은 전자 이동도를 가지는 결정질 구조의 실리콘층으로 결정화할 때 상기 함유된 수소에 의해 실리콘층이 수소의 터짐에 의해 손상을 입게 된다. 결정화시 발생하는 수소의 터짐 현상을 방지하기 위해서 탈수소의 공정을 진행하게 되는데 일반적으로 로(Furnace)에서 수십분 내지 수시간 동안 약 400℃ 이상의 온도에서 열처리하여 탈수소처리를 실행한다. 그리고 이어서, 상기 탈수소화 처리된 비정질 실리콘층이 박막트랜지스터의 채널로 사용하기 위해 불순물 이온주입 공정을 실시한 후, 상기 비정질 실리콘층을 결정화하기 위한 결정화 공정을 실시하게 된다.

도 1a 내지 도 1c는 종래의 폴리 실리콘 박막트랜지스터의 제조방법의 공정 단면도이다.

먼저, 도 1a에서 보는 바와 같이 버퍼층(11)이 형성된 절연 기판(12)상에 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 비정질 실리콘층(13)을 형성한다. 그런데, PECVD 방식에 의해 형성된 비정질 실리콘층 내에는 약 12wt% 정도의 수소가 함유된다.

따라서, PECVD 방식으로 비정질 실리콘층을 형성한 후에는 상기 비정질 실리콘층에 함유되어 있는 수소의 대부분을 제거하기 위하여 탈수소 공정을 수행하며, 이러한 탈수소 공정은 비정질 실리콘층이 도포된 절연기판을 로에 장입시킨 상태에서 상기 절연기판을 약 400℃ 이상의 온도로 가열하는 것에 의해 이루어지며, 이 결과, 탈수소 공정이 완료된 비정질 실리콘층 내에는 대략 2wt%정도의 수소만이 남게 된다.

다음, 도 1b에서 보는 바와 같이 상기 탈수소화된 비정질 실리콘층에 불순물을 이온 주입하는 불순물 이온 주입 공정(14)을 실시한다. 상기 불순물 이온 주입 공정은 상기 비정질 실리콘층이 이후 공정에 박막트랜지스터의 채널 영역을 형성할 때 적당한 저항을 갖기 위해 실시된다.

다음, 도 1c에서 보는 바와 같이 비정질 실리콘층의 실리콘 원자들간에 재결합이 일어날 수 있도록 엑시머 레이저(Excimer Laser)(15)를 이용하여 비정질 실리콘층에 대한 결정화 공정을 수행하여 상기 비정질 실리콘층을 폴리 실리콘층(16)으로 변경시킨다.

이후 상기 폴리 실리콘층을 식각하여 반도체층을 형성하고 게이트 절연막, 게이트 전극 및 소오스/드레인 전극등을 형성하여 박막트랜지스터를 형성하게 된다.

그러나, 상기의 종래의 폴리 실리콘 박막트랜지스터의 제조 방법은 비정질 실리콘층에 채널 형성을 위한 불순물 이온 주입 공정시 수소가 상기 비정질 실리콘층내로 침투 확산하여 이후 공정인 결정화 공정에서 수소의 터짐 현상으로 박막에 손상을 줄 뿐만 아니라 전자 이동도에도 영향을 줄 수 있다는 단점이 있다.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 버퍼층이 형성된 기판상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층이 형성된 기판을 탈수소 공정으로 탈수소 처리하는 공정을 진행한 후, 채널 도핑을 위한 불순물 이온 주입을 하고, 상기 불순물 이온 주입시 비정질 실리콘층 내로 침투 확산한 수소를 제거하기 위해 탈수소 공정을 다시 한번 더 진행하여 수소함유가 적은 비정질 실리콘층을 형성한 후 결정화하여 우수한 특성을 가진 박막트랜지스터의 반도체층을 제공함에 본 발명의 목적이 있다.

본 발명의 상기 목적은 소정의 소자가 형성된 기판상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층이 형성된 기판을 제1탈수소 처리하는 단계; 상기 제1탈수소 처리된 비정질 실리콘층에 불순물을 도핑하는 단계; 상기 불순물이 도핑된 비정질 실리콘층이 형성된 기판을 제2탈수소 처리하는 단계 및 상기 비정질 실리콘층을 결정화하는 단계로 이루어진 반도체 소자 형성 방법에 의해 달성된다.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.

도 2a 내지 도 2d는 본 발명에 의한 박막트랜지스터의 반도체층을 형성하는 방법의 공정 단면도이다.

먼저, 도 2a에서 보는 바와 같이 유리 또는 플라스틱과 같은 절연 기판(21)상에 버퍼층(22)을 형성하고, 상기 버퍼층상에 비정질 실리콘층(23)을 형성하고, 제1탈수소 처리를 하는 단계의 공정 단면도이다.

이때 상기 버퍼층은 단층 또는 다층으로 형성할 수 있는데, 이는 상기 버퍼층이 하부 기판에서 발생할 수 있는 가스 또는 불순물의 확산을 방지하는 확산 방지막이나 상부의 비정질 실리콘층을 결정화할 때 열이 빨리 전도되어 비정질 실리콘층이 결정화되는데 필요한 시간을 유지시키지 못하는 것을 방지하기 위해 열전도 방지막 등의 필요에 따라 형성할 수 있다.

상기 비정질 실리콘층은 여러 가지 방법으로 형성할 수 있으나 화학 기상 증착법으로 증착하여 형성한다. 이때 상기 비정질 실리콘층은 일반적으로 12wt%의 수소를 포함하게 되는데, 이렇게 함유된 수소는 상기 비정질 실리콘층을 결정화하는 결정화 공정에서 수소 터짐 현상을 일으켜 실리콘층에 손상을 입히게 된다. 따라서 비정질 실리콘층 내에 존재하는 수소를 최대한 낮추는 공정이 필요하게 되는데, 이러한 공정을 탈수소화 공정이라고 한다.

상기 탈수소화 공정은 비정질 실리콘층을 형성하는 증착 장치내에서 비정질 실리콘층을 형성한 후 같은 장치내에서 바로 실행할 수 있도 있고, 비정질 실리콘층이 형성된 기판을 외부로 언로딩(Unloading)한 후, 로 또는 RTA(Rapid Thermal Annealing)와 같은 장치로 열을 가하여 탈수소 처리 공정을 진행한다.

따라서, 본 발명에서 버퍼와 같은 소정의 소자가 형성된 기판상에 비정질 실리콘층을 형성하고, 상기에서 설명한 제1탈수소 처리를 실행한다. 그러나 상기에서도 설명한 바와 같이 제1탈수소 처리는 비정질 실리콘층을 형성한 CVD 장치내에서 비정질 실리콘층을 형성하면서 동시에 실행할 수 있음으로 제1탈수소 처리 공정을 따로 진행할 필요가 없을 수도 있다.

다음, 도 2b는 비정질 실리콘층에 불순물을 도핑하는 단계의 공정 단면도이다. 도에서 보는 바와 같이 제1탈수소화 처리된 비정질 실리콘층(23a)내에 마스크(24)을 이용하여 원하는 소정의 영역에 불순물을 도핑(25)하여 이후 상기 비정질 실리콘층이 반도체층으로 사용될 수 있도록 하는 공정이다. 일반적으로 박막트랜지스터의 반도체층은 소오스(Source) 영역, 드레인(Drain) 영역 및 채널(Channel) 영역으로 구성되어지는데 상기 채널 영역은 상기 소오스 및 드레인 영역보다는 낮은 불순물 도핑 농도를 가지게 된다. 일반적으로 박막트랜지스터의 채널 영역의 불순물 농도는 약 10¹¹ions/cm³를 가지게 되는데 이는 비정질 실리콘층을 형성하는 CVD장치로는 제어할 수 없어 비정질 실리콘층을 형성한 후 이온 주입 공정으로 채널 영역의 불순물의 농도를 제어하게 된다.

이온 주입 공정의 일 실시예인 이온 샤워 이온 주입 공정으로 마스크를 이용하여 비정질 실리콘층의 소정의 영역에 불순물을 주입할 때에는 10 내지 40KeV의 가속 전압으로 1×10¹¹ions/cm³ 내지 5×10¹¹ions/cm³의 불순물을 주입하게 되는데 실제로는 상기의 범위보다 낮은 불순물이 비정질 실리콘층에 주입된다. 또한 이때 수소 가스가 플라즈마에 의해 이온화되고 상기 가속전압에 의해 가속되어 비정질 실리콘층에 침투하게 되는데, 그 양은 10¹¹ions/cm³ 이상 함유되게 된다. 이렇게 침투하게된 수소는 이후 결정화 공정에서 수소 터짐 현상을 유발하여 결정화된 실리콘에 크랙(Crack)이나, 기공을 형성하게 되어 박막트랜지스터의 특성을 저해시키게 된다.

다음, 도 2c는 상기 불순물이 도핑된 비정질 실리콘층이 형성된 기판을 제2탈수소 처리하는 단계의 공정 단면도이다. 도에서 보는 바와 같이 이온 주입 공정으로 불순물 뿐만 아니라 수소까지 함유한 비정질 실리콘층(23b)이 형성된 기판을 질소 분위기로 로 또는 RTA 장치에서 400 내지 600℃의 공정 온도로 30분 내지 150분 동안 열처리하여 제2탈수소 처리 공정(26)을 진행한다. 바람직하게는 450 내지 550℃의 공정 온도에서 45분 내지 75분 동안 탈수소 처리 공정을 진행한다.

상기와 같이 비정질 실리콘층에 이온 주입 공정을 진행한 후 비정질 실리콘층에는 채널 영역을 형성시켜주는 이온 주입 공정은 불순물 뿐만 아니라 수소까지 함유하게 되어 상기에서 상술한 수소의 터짐 현상을 일으키는 원인이 됨으로 상기 수소를 제거하기 위해 제2탈수소 처리 공정을 진행한다. 상기와 같은 제2탈수소 처리된 비정질 실리콘층은 0.3 내지 0.4wt%의 수소가 함유하게 된다.

다음, 도 2d는 상기 비정질 실리콘층을 결정화하는 단계의 공정 단면도이다. 도에서 보는 바와 같이 이온 주입 공정으로 불순물이 주입되고, 제2탈수소 처리 공정으로 수소의 함유량이 낮은 비정질 실리콘층을 결정화 공정(27)을 이용하여 결정화함으로서 다결정 또는 단결정의 실리콘층(23c)을 형성한다. 상기 형성된 다결정 또는 단결정의 실리콘층은 수소 터짐 현상과 같은 수소가 실리콘층내에 많이 존재하고 있음으로서 발생하는 문제점이 제2탈수소 처리 공정을 실행하여 이온 주입공정에서 침투된 수소를 제거하여 발생하지 않게 된다.

상기 결정화 공정은 고상 결정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등과 같은 방법으로 비정질 실리콘층을 다결정 실리콘 또는 단결정 실리콘을 형성할 수 있다.

이어서, 상기 다결정 또는 단결정 실리콘을 패터닝한 후, 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 순차적으로 형성하여 박막트랜지 스터를 형성한다.

도 3a 내지 도 3b는 본 발명에 의해 제조된 NMOS의 특성을 나타내는 그래프이다. 이때, 각 그래프의 W/L은 채널 너비 및 길이를 나타내고, X축의 B, C, D 및 E는 이온 주입시 가속 전압 및 제2탈수소 여부를 변수로 한 기판을 나타내는 것으로 B는 가속전압이 10KeV이고, 제2탈수소 처리를 하지 않은 기판이고, C는 가속전압이 10KeV이고, 제2탈수소 처리를 한 기판이고, D는 가속전압이 20KeV이고, 제2탈수소 처리를 한 기판이고, E는 가속전압이 20KeV이고, 제2탈수소 처리를 하지 않은 기판이다. 또한 각 기판의 불순물 주입량은 5×10e¹¹atoms/cm³이다.

먼저, 도 3a는 NMOS의 전자 이동도를 측정한 그래프이다. 도에서 보는 바와 같이 제2탈수소 처리한 기판인 D 및 C 기판이 제2탈수소 처리를 하지 않은 기판인 E 및 B 기판에 비해 전자 이동도가 증가한 것을 볼 수 있다. 이때 그래프의 좌측의 E, D, B 및 C 기판은 채널의 너비 및 길이가 4/4이고 우측의 E, D, B 및 C 기판은 채널의 너비 및 길이가 10/10이다. 따라서 소자의 크기에 상관없이 제2탈수소 처리에 여부에 따라 전자 이동도가 증가함을 알 수 있다.

다음, 도 3b는 NMOS의 온-전류(I_on) 값을 측정한 그래프이다. 도에서 보는 바와 같이 상기 전자 이동도의 결과와 마찬가지로 소자의 크기는 상관없이 제2탈수소처리를 한 D 및 C 기판의 온-전류값이 증가한 것을 알 수 있다.

따라서, 도 3a 내지 도 3b의 결과을 정리하면, 제2탈수소 처리 공정을 한 비정질 실리콘층을 결정화하여 반도체층을 형성하는 경우 전자 이동도 및 온-전류값 등과 같은 박막트랜지스터의 특성이 향상되는 것을 알 수 있다.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.

따라서, 본 발명의 반도체 소자 형성 방법은 채널 형성을 위한 이온 주입 공정에서 불순물과 함께 침투하는 수소를 제2탈수소 처리 공정으로 제거함으로서, 결정화 공정에서 발생하기 쉬운 수소의 터짐 현상을 방지하여 우수한 박막트랜지스터를 형성할 수 있는 효과가 있다.

Claims (9)

1. 소정의 소자가 형성된 기판상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층이 형성된 기판을 제1탈수소 처리하는 단계;

   상기 제1탈수소 처리된 비정질 실리콘층에 불순물을 도핑하는 단계;

   상기 불순물이 도핑된 비정질 실리콘층이 형성된 기판을 제2탈수소 처리하는 단계 및

   상기 비정질 실리콘층을 결정화하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
2. 제 1항에 있어서,

   상기 제1탈수소 처리 공정은 비정질 실리콘층을 형성하는 챔버에서 연속적으로 진행함을 특징으로 하는 반도체 소자 형성 방법.
3. 제 1항에 있어서,

   상기 제1탈수소 처리 공정 및 제2탈수소 처리 공정은 로 및 RTA 중 어느 하나에서 실시됨을 특징으로 하는 반도체 소자 형성 방법.
4. 제 1항에 있어서,

   상기 제1탈수소 처리 공정 및 제2탈수소 처리 공정은 질소 분위기에서 400 내지 600℃의 공정 온도로 30분 내지 150분 동안 열처리함을 특징으로 하는 반도체 소자 형성 방법.
5. 제 1항에 있어서,

   상기 불순물을 주입하는 공정은 10 내지 40KeV의 가속 전압으로 1×10¹¹ 내지 5×10¹¹ions/cm³의 불순물을 도핑함을 특징으로 하는 반도체 소자 형성 방법.
6. 제 1항에 있어서,

   상기 제2탈수소 처리 공정 이후에 비정질 실리콘층의 수소 함유량은 0.3 내지 0.4wt%임을 특징으로 하는 반도체 소자 형성 방법.
7. 제 1항에 있어서,

   상기 결정화는 고상 결정화법, 엑시머 레이저 결정화법 금속 유도 결정화법 및 금속 유도 측면 결정화법 중 어느 하나를 이용함을 특징으로 하는 반도체 소자 형성 방법.
8. 제 1항에 있어서,

   상기 반도체 소자는 박막트랜지스터임을 특징으로 하는 반도체 소자 형성 방법.
9. 제 1항에 있어서,

   상기 제1탈수소 처리 공정 및 제2탈수소 처리 공정은 질소 분위기에서 450 내지 550℃의 공정 온도로 45분 내지 75분 동안 열처리함을 특징으로 하는 반도체 소자 형성 방법.

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